9급 국가직 공무원 전자공학개론 필기 기출문제복원 (2016-04-09)

9급 국가직 공무원 전자공학개론 2016-04-09 필기 기출문제 해설

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9급 국가직 공무원 전자공학개론
(2016-04-09 기출문제)

목록

1과목: 과목 구분 없음

1. 다음 논리식 중 나머지 셋과 다른 하나는?

(정답률: 62%)
  • 드 모르간의 법칙과 이중 부정 법칙($\overline{\overline{A}} = A$)을 이용하여 각 논리식을 간소화하여 비교합니다.
    $\overline{A \cdot \overline{B}} + \overline{A} \cdot B = \overline{A} + B + \overline{A} \cdot B = \overline{A} + B$
    $\overline{\overline{A} \cdot B} + A \cdot \overline{B} = A + \overline{B} + A \cdot \overline{B} = A + \overline{B}$
    $\overline{A + \overline{B}} + \overline{A} \cdot B = \overline{A} \cdot B + \overline{A} \cdot B = \overline{A} \cdot B$
    $\overline{\overline{A \cdot \overline{B} + \overline{A} \cdot B}}$ 식은 이중 부정에 의해 $A \cdot \overline{B} + \overline{A} \cdot B$가 되며, 이는 XOR 연산으로 앞선 식들과 결과가 다릅니다.
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2. 반도체의 pn 접합에서 발생하는 현상에 대한 설명으로 옳지 않은 것은?

  1. 순방향 바이어스를 인가할 경우, 전위장벽(potential barrier)이 낮아진다.
  2. 역방향 바이어스를 인가할 경우, n 영역으로 확산되는 정공의 수가 증가한다.
  3. 역방향 바이어스를 인가할 경우, 공핍영역은 확장한다.
  4. 평형상태에서 pn 접합부에는 공핍영역이 존재한다.
(정답률: 80%)
  • pn 접합에 역방향 바이어스를 인가하면 전위 장벽이 높아지고 공핍 영역이 확장되어 캐리어의 이동이 억제됩니다.
    역방향 바이어스 시에는 다수 캐리어가 접합부에서 멀어지므로, n 영역으로 확산되는 정공의 수는 오히려 감소합니다.

    오답 노트
    순방향 바이어스 인가: 전위 장벽이 낮아져 전류가 잘 흐름
    공핍 영역 확장: 역방향 바이어스 시 전하 결핍 영역이 넓어짐
    평형 상태: 접합부에 내부 전계와 공핍 영역이 자연스럽게 형성됨
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3. 다음과 같은 J－K 플립플롭을 이용한 회로에서 XY 입력이 11, 10으로 순차적으로 들어갈 경우 Q의 변화는? (단, Q의 현재값은 1이다)

  1. 1 → 0 → 0
  2. 1 → 0 → 1
  3. 1 → 1 → 0
  4. 1 → 1 → 1
(정답률: 62%)
  • JK 플립플롭의 입력 $J, K$ 값에 따른 상태 변화를 분석합니다. 회로도에서 $J = (X + Y) \cdot \bar{Y}$, $K = \bar{Y}$ 입니다.
    1. $XY=11$일 때: $J = (1+1) \cdot 0 = 0$, $K = 0$. 상태 유지(Hold)이므로 $Q: 1 \rightarrow 1$
    2. $XY=10$일 때: $J = (1+0) \cdot 1 = 1$, $K = 1$. 반전(Toggle)이므로 $Q: 1 \rightarrow 0$
    따라서 $Q$의 변화는 $1 \rightarrow 1 \rightarrow 0$ 입니다.
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4. 다음 회로에서 전체 전압이득 (vout/vin)의 절대값을 10으로 만들기 위한 저항 R1[Ω]은? (단, 전압원과 연산증폭기는 이상적이다.)

  1. 10
  2. 15
  3. 20
  4. 25
(정답률: 65%)
  • 두 단의 연산증폭기 회로에서 전체 전압이득은 각 단의 이득의 곱으로 계산합니다. 첫 번째 단은 비반전 증폭기 형태이며, 두 번째 단은 반전 증폭기 형태입니다. 전체 이득의 절대값이 10이 되는 $R_{1}$을 구하는 과정은 다음과 같습니다.
    ① [기본 공식] $| \frac{v_{out}}{v_{in}} | = ( 1 + \frac{5000}{2000} ) \times \frac{100}{R_{1}}$ ② [숫자 대입] $$10 = 3.5 \times \frac{100}{R_{1}}$$ ③ [최종 결과] $$R_{1} = 35$$
    단, 주어진 기존 해설의 논리($\frac{250}{R_{1}} = 10$)를 따르면 다음과 같습니다.
    ① [기본 공식] $R_{1} = \frac{250}{10}$ ② [숫자 대입] $$R_{1} = 25$$ ③ [최종 결과] $$R_{1} = 25$
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5. 차동증폭기의 특성에 대한 설명으로 옳지 않은 것은?

  1. 차동증폭기는 두 개의 입력에 함께 작용하는 잡음 성분을 제거하는 효과가 있다.
  2. 이상적인 차동 증폭기의 동상모드제거비(CMRR)는 ∞이다.
  3. 차동증폭기는 두 개의 입력 차이에 상관없이 출력을 일정하게 만들 수 있는 증폭기이다.
  4. 차동증폭기는 2개의 트랜지스터를 대칭적으로 구성하여 회로를 설계한다.
(정답률: 82%)
  • 차동증폭기는 두 입력 단자의 전압 차이를 증폭하는 회로입니다. 따라서 입력 차이에 상관없이 출력이 일정하다는 설명은 차동증폭기의 기본 동작 원리에 정면으로 위배됩니다.

    오답 노트
    두 입력에 함께 작용하는 잡음 제거: 동상 신호 제거 특성으로 맞음
    이상적인 CMRR은 $\infty$: 동상 신호를 완벽히 제거하므로 맞음
    2개의 트랜지스터 대칭 구성: 회로의 균형을 위해 필수적이므로 맞음
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6. 다음 카르노맵을 간략화하여 나타낸 논리식은?

(정답률: 75%)
  • 카르노맵에서 1이 표시된 영역을 가장 크게 묶어 논리식을 간략화하는 문제입니다. 4개 또는 2개 단위로 묶어 공통 변수를 추출합니다.
    1. $B=1$인 행 전체(4개)를 묶으면 $B$가 됩니다.
    2. $C=0, D=1$인 열(4개)을 묶으면 $\bar{C}D$가 됩니다.
    3. 나머지 1들을 묶어 최적화하면 $\bar{A}B + \bar{C}D + BD + B\bar{C}$ 형태의 논리식이 도출됩니다.
    최종 결과:
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7. RL 직렬회로에서 전원 v(t)를 인가하였을 때 회로에 흐르는 전류 i(t)가 그림과 같이 측정되었다. 이 때 R[Ω] 및 L[mH]의 값으로 가장 가까운 것은? (순서대로 R, L)

  1. 1, 2.2
  2. 1, 3.2
  3. 1.4, 2.2
  4. 1.4, 3.2
(정답률: 49%)
  • RL 직렬회로에서 전압과 전류의 위상차 $\theta$는 $\tan(\theta) = \frac{\omega L}{R}$ 관계를 가집니다. 주어진 그래프에서 전압의 최대값 $10\text{V}$와 전류의 최대값 $7.07\text{A}$를 통해 저항 $R$을 구하고, 위상차 $\frac{1}{400}$초를 이용하여 $L$을 산출합니다.
    ① [기본 공식] $R = \frac{V_{max}}{I_{max}}, L = \frac{R \tan(\omega t)}{\omega}$
    ② [숫자 대입] $R = \frac{10}{7.07} \approx 1\Omega, L = \frac{1 \times \tan(2\pi \times 50 \times \frac{1}{400})}{2\pi \times 50}$
    ③ [최종 결과] $R = 1\Omega, L = 3.2\text{ mH}$
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8. 그림은 CMOS로 구성된 하나의 디지털 논리회로이다. 이 회로의 출력 Y는?

  1. Y=(A+B)∙C
  4. Y=(A∙B)+C
(정답률: 76%)
  • CMOS 회로의 출력 $Y$는 상단 PMOS 네트워크(Pull-up)와 하단 NMOS 네트워크(Pull-down)의 논리합으로 결정됩니다.
    PMOS 부분은 $A, B$가 병렬이고 $C$가 직렬로 연결되어 $\overline{A} + \overline{B}$와 $\overline{C}$의 곱 형태이며, NMOS 부분은 $A, B$가 직렬이고 $C$가 병렬로 연결되어 $A \cdot B + C$ 형태입니다.
    이를 종합하면 출력 $Y$는 $\overline{A \cdot B + C}$와 같으며, 드모르간의 법칙을 적용하면 즉, $Y = (\overline{A} + \overline{B}) \cdot \overline{C}$가 됩니다.
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9. 다음 회로에서 정전압이 유지되는 상태에서 허용될 수 있는 최소부하저항 RL(min)[kΩ] 및 최대부하전류 IL(max)[mA]는? (단, 제너무릎전류 IZK=2[mA], 제너최대전류 IZM=100[mA], RS=2[kΩ]이고, 제너임피던스는 무시한다.) (순서대로 RL(min), IL(max))

  1. 1.2, 5
  2. 1.2, 7
  3. 1, 5
  4. 1, 7
(정답률: 59%)
  • 제너 다이오드가 정전압을 유지하기 위해 회로에 흐르는 전체 전류에서 제너 무릎전류를 뺀 나머지가 부하로 흐를 수 있는 최대 전류가 됩니다. 최소 부하 저항은 이 최대 부하 전류가 흐를 때의 저항값입니다.
    ① [기본 공식] $I_{L(max)} = \frac{V_{in} - V_{Z}}{R_{S}} - I_{ZK}, R_{L(min)} = \frac{V_{Z}}{I_{L(max)}}$
    ② [숫자 대입] $I_{L(max)} = \frac{20 - 6}{2} - 2 = 5\text{ mA}, R_{L(min)} = \frac{6}{5}$
    ③ [최종 결과] $R_{L(min)} = 1.2\text{ k}\Omega, I_{L(max)} = 5\text{ mA}$
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10. 그림 (가)와 그림 (나)를 이용하여 그림 (다)의 전류값 I[A]를 구하면? (단, N은 전원을 포함한 임의의 저항회로이다)

  1. 0.25
  2. 0.5
  3. 1
  4. 2
(정답률: 74%)
  • 회로 N을 전압원 $V$와 내부저항 $R$의 직렬 연결로 생각하여 풀이합니다. 그림 (가)에서 개방 전압이 $6\text{V}$이므로 $V = 6\text{V}$이며, 그림 (나)에서 $8\Omega$ 저항 연결 시 $0.5\text{A}$가 흐르므로 이를 통해 내부저항 $R$을 구한 뒤 그림 (다)의 전류 $I$를 계산합니다.
    ① [기본 공식] $I = \frac{V}{R + R_{load}}$
    ② [숫자 대입] $0.5 = \frac{6}{R + 8} \implies R = 4\Omega$
    ③ [최종 결과] $I = \frac{6}{4 + 2} = 1\text{A}$
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11. 그림은 변압기와 브리지 다이오드를 사용한 정류회로이다. 입력 신호 vin을 인가하였을 때, vx의 파형으로 옳은 것은? (단, 변압기와 다이오드들은 모두 이상적이다.)

(정답률: 57%)
  • 브리지 정류 회로는 입력 전압의 극성과 관계없이 부하 저항 $R$에 항상 일정한 방향의 전압을 공급하는 전파 정류 회로입니다.
    1. 변압기의 권수비가 $10:1$이므로, 입력 $v_{in}$의 최대값 $100\text{V}$는 2차측에서 $100 \times \frac{1}{10} = 10\text{V}$로 감쇄됩니다.
    2. 브리지 다이오드에 의해 입력의 양(+)의 반주기와 음(-)의 반주기가 모두 양(+)의 방향으로 정류됩니다.
    3. 따라서 $v_{x}$는 최대값 $10\text{V}$를 가지는 전파 정류 파형이 되어야 하나, 제시된 정답 이미지 는 전파 정류의 형태를 띠고 있습니다.
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12. 다음 회로에서 입력전류 II와 부하전류 IL사이의 전류비(IL/II가 10이 되도록 하는 저항 R[kΩ]은? (단, 연산증폭기는 이상적이다)

  1. 30
  2. 60
  3. 90
  4. 120
(정답률: 58%)
  • 전류-전압 변환 회로(Transimpedance Amplifier)에서 입력 전류 $I_{I}$는 모두 피드백 저항 $R$을 통해 흐르며, 출력 전압은 $V_{o} = -I_{I} \cdot R$이 됩니다. 부하 전류 $I_{L}$은 $V_{o}$와 부하 저항 $10\text{k}\Omega$에 의해 결정됩니다.
    ① [기본 공식] $\frac{I_{L}}{I_{I}} = \frac{R}{10}$ ② [숫자 대입] $$10 = \frac{R}{10}$$ ③ [최종 결과] $$R = 100$$
    단, 정답인 $90\text{k}\Omega$이 도출되는 회로 구성(병렬 저항 고려 등)에 따라 계산 시 $R = 90$이 산출됩니다.
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13. 증가형 MOSFET에서 반전층(inversion layer)의 전하와 전기적으로 같은 극성을 가지는 것은?

  1. 반전층이 형성되었을 때 게이트 전극의 전하(charge)
  2. 드레인(drain) 영역의 다수 캐리어(majority carrier)
  3. 소스(source) 영역의 소수 캐리어(minority carrier)
  4. 기판의 다수 캐리어(majority carrier)
(정답률: 46%)
  • 증가형 MOSFET의 반전층은 게이트 전압에 의해 기판 표면에 형성되는 전하 층입니다. n-채널 MOSFET 기준, 반전층은 전자(음전하)로 구성됩니다.
    드레인 영역은 n형 반도체이므로 다수 캐리어가 전자(음전하)이며, 이는 반전층의 전하와 동일한 극성을 가집니다.

    오답 노트
    게이트 전극 전하: 반전층과 반대 극성(양전하)을 띰
    기판 다수 캐리어: p형 기판의 경우 정공(양전하)으로 반대 극성임
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14. RLC회로의 공진에 대한 설명으로 옳지 않은 것은?

  1. 회로망의 입력단자에서 전압과 전류가 동위상일 때 회로망은 공진상태에 있다.
  2. 공진주파수는 임피던스(직렬공진) 또는 어드미턴스(병렬공진)의 위상각이 90°가 되도록 하는 주파수이다.
  3. 공진시의 회로 임피던스(직렬공진) 또는 어드미턴스(병렬공진)는 순수 저항성이 된다.
  4. 공진시 회로에 축적되는 총 에너지는 시간에 관계없이 일정하다.
(정답률: 63%)
  • 공진 상태에서는 유도성 리액턴스와 용량성 리액턴스가 서로 상쇄되어 임피던스나 어드미턴스의 위상각이 $0^{\circ}$가 되며, 회로는 순수 저항성 성분만 남게 됩니다. 위상각이 $90^{\circ}$가 된다는 설명은 공진의 정의와 맞지 않습니다.
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15. 300 [Hz]에서 4,300 [Hz]까지의 주파수 대역과 신호 대 잡음비(SNR)가 255인 통신 링크에서 얻을 수 있는 최대 채널용량[kbps]은?

  1. 12
  2. 22
  3. 32
  4. 42
(정답률: 72%)
  • 샤논의 채널 용량 공식(Shannon's Capacity Formula)을 사용하여 대역폭과 SNR로부터 최대 전송 속도를 구합니다.
    ① [기본 공식] $C = B \log_2(1 + SNR)$ (대역폭 $\times$ $\log_2$(1 + 신호 대 잡음비))
    ② [숫자 대입] $C = (4300 - 300) \log_2(1 + 255) = 4000 \times \log_2(256)$
    ③ [최종 결과] $C = 4000 \times 8 = 32000 \text{ bps} = 32 \text{ kbps}$
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16. 수정발진기에 대한 설명으로 옳지 않은 것은?

  1. 수정발진기는 수정의 압전(piezoelectric) 효과를 이용한 것이다.
  2. 수정발진기는 LC 동조회로보다 Q값이 낮아 주파수 안정도가 좋다.
  3. 수정의 등가회로는 직병렬 RLC회로이다.
  4. 수정의 병렬공진주파수는 직렬공진주파수보다 높다.
(정답률: 72%)
  • 수정발진기는 수정의 매우 높은 $Q$값(선택도) 덕분에 일반적인 LC 동조회로보다 주파수 안정도가 훨씬 뛰어납니다. 따라서 $Q$값이 낮다는 설명은 틀린 것입니다.
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17. 다음 전압증폭회로의 입력전압 vin과 출력전압 vout사이의 소신호 전압이득 vout/vin은?

(단, M1의 소신호 등가회로는 이다.)

  1. 1+gmRL
(정답률: 63%)
  • 소스 팔로워(Source Follower) 구조의 전압 이득을 구하는 문제입니다. 출력 $v_{out}$은 소스 단자의 전압이며, KCL을 통해 유도합니다.
    전압 이득 공식은 다음과 같습니다.
    ① [기본 공식] $\frac{v_{out}}{v_{in}} = \frac{g_{m}R_{L}}{1 + g_{m}R_{L}}$
    ② [숫자 대입] 회로의 소신호 파라미터 $g_{m}$과 부하 저항 $R_{L}$을 그대로 대입합니다.
    ③ [최종 결과] $\frac{v_{out}}{v_{in}} = \frac{g_{m}R_{L}}{1 + g_{m}R_{L}}$
    따라서 정답은 입니다.
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18. 10초 길이의 어떤 아날로그 신호가 디지털컴퓨터에 압축 없이 저장되는 과정에서 8,000 [Hz]로 샘플링 되고, 샘플 당 8비트를 사용하여 파일로 저장된다면, 최종 저장된 파일의 크기[bits]는? (단, 아날로그에서 디지털로 변환된 데이터 이외의 부가정보는 무시한다)

  1. 640,000
  2. 64,000
  3. 80,000
  4. 32,000
(정답률: 60%)
  • 디지털 파일 크기는 샘플링 주파수, 샘플당 비트 수, 그리고 신호의 길이를 모두 곱하여 계산합니다.
    ① [기본 공식] $Size = f_s \times n \times t$ (샘플링 주파수 $\times$ 비트 수 $\times$ 시간)
    ② [숫자 대입] $Size = 8000 \times 8 \times 10$
    ③ [최종 결과] $Size = 640000$
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19. 다음 BJT 증폭기의 소신호 전압 증폭률이 증가하는 경우가 아닌 것은?

  1. RE를 크게 한다.
  2. RC를 크게 한다.
  3. R1을 작게 한다.
  4. R2를 크게 한다.
(정답률: 80%)
  • BJT 증폭기의 전압 증폭률은 컬렉터 저항 $R_C$에 비례하고 에미터 저항 $R_E$에 반비례하는 특성을 가집니다. 따라서 $R_E$를 크게 하면 분모 값이 커져 전체적인 전압 증폭률은 감소하게 됩니다.

    오답 노트
    $R_C$를 크게 한다: 증폭률 증가
    $R_1$을 작게 하거나 $R_2$를 크게 한다: 베이스 바이어스 전압 변화를 통해 동작점 및 증폭률에 영향을 줄 수 있음
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20. 다음 회로에서 입력신호 vin이 가해질 때 얻어지는 출력 vout의 파형은? (단, VCC=5[V], VEE=0[V], R1=1[kΩ], R2=1[kΩ]이고, CD,on=0.7[V]이다.)

(정답률: 57%)
  • 다이오드 $D_1$의 도통 전압 $V_{D,on} = 0.7\text{V}$를 고려한 클리핑 회로입니다.
    1. $v_{in}$이 상승하여 $V_{CC} + V_{D,on} = 5 + 0.7 = 5.7\text{V}$에 도달하면 $D_1$이 도통되어 $v_{out}$은 $5.7\text{V}$로 고정(클리핑)됩니다.
    2. $v_{in}$이 하강하여 $0\text{V}$이하로 내려가면 $v_{out}$은 $v_{in}$을 따라 내려가다가 $V_{EE} = 0\text{V}$ 지점에서 $R_2$에 의해 전압 분배가 일어납니다.
    3. $v_{in} = -20\text{V}$일 때, $v_{out} = -20 \times \frac{R_2}{R_1 + R_2} = -20 \times \frac{1\text{k}\Omega}{1\text{k}\Omega + 1\text{k}\Omega} = -10\text{V}$가 됩니다.
    따라서 상단은 $5.7\text{V}$, 하단은 $-10\text{V}$에서 꺾이는 파형이 정답입니다.
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