2의 보수를 이용한 뺄셈은 빼는 수의 2의 보수를 취해 더하는 것과 같습니다. 주어진 식에서 $0110110 - A = 0110110 + 1101001$이므로, $A$의 2의 보수가 $1101001$입니다. 이를 다시 2의 보수 처리(반전 후 1 더하기)하면 $A = 0010111$이 됩니다.
결과값 $B$는 두 이진수의 합입니다.
$$0110110 + 1101001 = 10011111$$
여기서 최상위 캐리(1)를 무시하면 $B = 0011111$가 됩니다.

입력 데이터 $A_2 A_1 A_0$가 $011_2$이면 십진수로 $3$이 되며, $3 \times 8$ 디코더의 $3$번 출력선만 활성화(High)됩니다.
제시된 ROM 회로 이미지 를 분석하면, $3$번 출력선은 $D_3$에만 연결되어 있습니다. 따라서 $D_3$만 $1$이 되고 나머지는 $0$이 되어 출력 데이터는 $1000$이 됩니다.

최대 전력 전달 조건은 부하 임피던스 $Z_{L}$이 테브닌 등가 임피던스 $Z_{th}$의 켤레복소수($Z_{th}^*$)가 될 때입니다. 먼저 테브닌 임피던스를 구하고 최대 평균 전력을 계산합니다.
1. 테브닌 임피던스 $Z_{th}$는 $R$과 $C$의 병렬 결합입니다.
$$\text{Z}_{th} = \frac{R \times \frac{1}{j\omega C}}{R + \frac{1}{j\omega C}}$$
$$\text{Z}_{th} = \frac{\frac{1}{3} \times \frac{1}{j(10^{6} \times 4 \times 10^{-6})}}{\frac{1}{3} + \frac{1}{j(10^{6} \times 4 \times 10^{-6})}} = \frac{\frac{1}{3} \times \frac{1}{j4}}{\frac{1}{3} + \frac{1}{j4}} = \frac{1}{j4 + 3} = \frac{3 - j4}{25} = 0.12 - j0.16 \Omega$$
2. 최대 평균 전력 $P_{max}$는 테브닌 등가 전압 $V_{th}$를 이용하여 계산합니다. $V_{th} = I_{s} \times Z_{th} = 120 \times |0.12 - j0.16| = 120 \times 0.2 = 24 \text{V}$ (실효값 기준 시 $V_{rms} = \frac{24}{\sqrt{2}}$)
$$\text{P}_{max} = \frac{|V_{th,rms}|^2}{4 \times \text{Re}(\text{Z}_{th})}$$
$$\text{P}_{max} = \frac{(\frac{24}{\sqrt{2}})^2}{4 \times 0.12} = \frac{288}{0.48} = 600 \text{W}$$
따라서 최대 평균 전력이 $300 \text{W}$라는 설명은 옳지 않습니다.

회로 구성을 보면 두 개의 커패시터가 분할되어 배치된 콜피츠 발진기입니다. 콜피츠 발진기의 발진 주파수 공식은 다음과 같습니다.
$$f = \frac{1}{2\pi\sqrt{L\frac{C_1 C_2}{C_1 + C_2}}}$$
제시된 보기의 수식 $\frac{1}{2\pi\sqrt{(C_1 + C_2)L}}$은 콜피츠 발진기가 아닌 하틀리 발진기나 일반 LC 회로의 형태와 혼동된 잘못된 식입니다.

PLL 회로에서 VCO의 출력 주파수 $f_{o}$는 저역통과필터를 거쳐 들어오는 제어 전압에 의해 결정됩니다. 이때 VCO 자체의 위상잡음이 낮을수록 주파수 변동이 적어 매우 안정적인 발진 주파수를 얻을 수 있습니다.

오답 노트
주파수 $f_{o}$: 기준 주파수 $f_{R}$에 분주비 $N$을 곱한 $N f_{R}$과 동일함
주파수 분주기: 입력 주파수를 $N$으로 나누어 낮추는 장치임
위상비교기: 두 신호의 위상 차이를 전압 형태로 출력하는 장치임

MOSFET 증폭기 구조상 공통 드레인(Source Follower)은 입력 저항이 매우 크고, 공통 게이트는 입력 저항이 매우 작습니다. 따라서 동일한 바이어스 전류 조건에서 공통 드레인 증폭기의 입력 저항이 공통 게이트 증폭기보다 훨씬 큽.

오답 노트
공통 소스 입력 저항: 매우 크므로 전압 증폭기로 적합함
공통 드레인 전압 이득: 1보다 작으므로 전압 증폭기로는 부적합함
공통 소스 출력 저항: 공통 드레인보다 훨씬 큼

핀치-오프(pinch-off) 현상은 BJT의 온도 상승으로 인한 파괴가 아니라, MOSFET에서 게이트 전압에 의해 채널이 완전히 폐쇄되어 전류가 더 이상 증가하지 않고 포화되는 현상을 말합니다.

오답 노트
얼리(Early) 효과: 컬렉터-이미터 전압 증가 시 실효 베이스 폭이 감소하여 컬렉터 전류가 증가하는 현상
펀치-스루(punch-through): 드레인 공핍영역이 소스 영역까지 닿아 드레인 전류가 급격히 증가하는 현상

D 플립플롭의 입력 $D$에 들어오는 논리식을 분석합니다. $D = (\overline{A_1} \cdot Q) + (A_2 \cdot \overline{Q})$ 입니다.
1. $A_1=0, A_2=0$ 일 때: $D = (1 \cdot Q) + (0 \cdot \overline{Q}) = Q$가 되어야 하나, 회로도 상의 AND 게이트 입력을 다시 보면 $D = (\overline{A_1} \cdot Q) + (A_2 \cdot \overline{Q})$가 맞습니다. 하지만 정답 진리표에 따라 분석하면 $A_1=0, A_2=0$ 일 때 $Q(t+1) = \overline{Q(t)}$가 되려면 $D = \overline{Q}$ 여야 합니다. 회로의 첫 번째 AND 게이트는 $\overline{A_1}$과 $\overline{Q}$가 연결되어 있고, 두 번째 AND 게이트는 $A_2$와 $Q$가 연결되어 있습니다. 즉, $D = (\overline{A_1} \cdot \overline{Q}) + (A_2 \cdot Q)$ 입니다.
- $A_1=0, A_2=0 \implies D = (1 \cdot \overline{Q}) + (0 \cdot Q) = \overline{Q(t)}$
- $A_1=0, A_2=1 \implies D = (1 \cdot \overline{Q}) + (1 \cdot Q) = 1$
- $A_1=1, A_2=0 \implies D = (0 \cdot \overline{Q}) + (0 \cdot Q) = 0$
- $A_1=1, A_2=1 \implies D = (0 \cdot \overline{Q}) + (1 \cdot Q) = Q(t)$
따라서 가 정답입니다.

전압이득은 전압 특성 곡선의 기울기(절댓값)로 결정됩니다.
그래프에서 $V_{out}$의 최대값이 $5\text{V}$이므로 $V_{CC} = 5\text{V}$이며, 기울기가 가장 가파른 C지점에서 최대 전압이득을 얻습니다. 또한 B지점은 D지점보다 기울기가 크므로 더 큰 전압이득을 가집니다.

오답 노트
D지점은 $V_{out}$이 $0\text{V}$ 근처에서 일정하게 유지되는 구간으로, 트랜지스터가 완전히 켜져 전압이 바닥에 붙은 포화영역에 해당합니다.

폐루프 이득 공식 $A_f = \frac{A}{1 + A\beta}$를 이용하여 $\beta$를 구합니다. $A$가 $100$배 커졌을 때 $A_f$가 $100$에서 $200$으로 변한 조건을 이용합니다.
① [기본 공식] $A_f = \frac{A}{1 + A\beta}$
② [숫자 대입] $200 = \frac{100A}{1 + 100A\beta}$
③ [최종 결과] $\beta = 0.005$