반도체커스텀레이아웃산업기사 필기 기출문제복원 (2008-09-07)

반도체커스텀레이아웃산업기사 2008-09-07 필기 기출문제 해설

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반도체커스텀레이아웃산업기사
(2008-09-07 기출문제)

목록

1과목: 반도체공학

1. 다음 중 4가 원소가 아닌 것은?

  1. 탄소(C)
  2. 게르마늄(Ge)
  3. 인듐(In)
  4. 실리콘(Si)
(정답률: 81%)
  • 인듐(In)은 3가 원소로서 p형 반도체를 만들기 위한 억셉터로 사용됩니다. 반면 탄소(C), 게르마늄(Ge), 실리콘(Si)은 모두 4가 원소입니다.
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2. JFET에서 게이트에 인가하는 역방향 바이어스의 크기를 크게 하여, 공핍층의 폭이 늘어나 채널이끊기게 되는 현상을 일컫는 용어는?

  1. 핀치오프(Pinch-off)
  2. 터널효과(Tunnel effect)
  3. 제너항복(Zener breakdown)
  4. 쇼트키장벽(Schottky barrier)
(정답률: 82%)
  • JFET에서 게이트에 역방향 바이어스 전압을 증가시키면 공핍층의 폭이 넓어져 채널이 좁아지며, 결국 채널이 완전히 폐쇄되어 드레인 전류가 차단되는 현상을 핀치오프(Pinch-off)라고 합니다.

    오답 노트
    터널효과: 입자가 에너지 장벽을 뚫고 지나가는 양자역학적 현상
    제너항복: 강한 역방향 전계에 의해 전자가 전도대로 전이되는 현상
    쇼트키장벽: 금속과 반도체 접합부에서 형성되는 전위 장벽
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3. 다음 중 FET에 있는 3 단자의 명칭이 아닌 것은?

  1. 소스(source)
  2. 채널(channel)
  3. 드레인(drain)
  4. 게이트(gate)
(정답률: 89%)
  • FET의 3단자는 소스(source), 드레인(drain), 게이트(gate)로 구성됩니다. 채널(channel)은 단자가 아니라 게이트-소스 전압($V_{gs}$)에 의해 형성되는 전자 또는 정공의 통로를 의미합니다.
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4. PN 접합다이오드의 전기적특성인 정류특성(rectification)이란?

  1. 전류를 일정 크기 이상으로는 흐르지 못하게 하는 것이다.
  2. 전압의 크기에 관계없이 일정한 크기의 전류를 흐르게 하는 것이다.
  3. 한 방향으로 전류가 잘 흐르나, 반대 방향으로는 흐르지 못하게 하는 것이다.
  4. 시간이 흐름에 따라, 전류의 크기가 비례적으로 감소하면서 흐르게 하는 것이다.
(정답률: 84%)
  • 정류(Rectification)란 다이오드의 특성을 이용하여 전류를 한쪽 방향으로만 흐르게 하고 반대 방향으로는 흐르지 못하게 차단하는 작용을 의미합니다.
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5. 원자번호 14인 Si 원자의 최외각(M각) 전자는 몇 개인가?

  1. 1
  2. 4
  3. 8
  4. 10
(정답률: 87%)
  • 원자번호 14인 실리콘(Si)의 전자 배치는 K각 2개, L각 8개, M각 4개 순으로 채워집니다. 따라서 가장 바깥쪽 껍질인 M각의 전자는 4개입니다.
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6. 실리콘(Si) NPN 바이폴라 트랜지스터의 순방향 바이어스된 베이스와 이미터 사이의 전압은 어느 정도인가?

  1. 0[V]
  2. 0.3[V]
  3. 0.7[V]
  4. 1[V]
(정답률: 87%)
  • 실리콘(Si) 재질의 다이오드나 트랜지스터의 PN 접합부에서 전류가 흐르기 시작하는 문턱 전압은 일반적으로 $0.7\text{V}$입니다.
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7. 열평형 상태의 PN 접합에서 캐리어 확산에 의해 전계가 생긴 영역을 일컫는 용어가 아닌 것은?

  1. 공핍영역(depletion region)
  2. 포화영역(saturation region)
  3. 천이영역(transition region)
  4. 공간전하영역(space charge region)
(정답률: 52%)
  • PN 접합에서 캐리어 확산으로 인해 전하가 사라져 전계가 형성된 영역은 공핍영역, 천이영역, 공간전하영역이라고 부릅니다.

    오답 노트
    포화영역: 전압-전류 특성 곡선에서 전류가 일정하게 유지되는 구간을 의미하며, 전계 형성 영역을 지칭하는 용어가 아닙니다.
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8. 다음 다이오드 중 역방향 바이어스 항복 전압에 상관없이 정상적으로 동작하는 것은?

  1. 정류기(Rectifier)
  2. 제너 다이오드(Zener diode)
  3. 바랙터 다이오드(Varactor diode)
  4. 스위칭 다이오드(Switching diode)
(정답률: 82%)
  • 제너 다이오드(Zener diode)는 일반 다이오드와 달리 역방향 항복 전압 영역에서도 소자가 파괴되지 않고 안정적으로 동작하도록 설계되어 전압 조절기 등으로 사용됩니다.
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9. PN 접합의 전압-전류 특성에 대한 설명으로 옳은 것은?

  1. 금지대 폭이 큰 반도체일수록 항복 전압이 낮다
  2. 포화전류가 흐르도록 하는 바이어스 방향은 순방향 바이어스이다.
  3. N 영역이 음(-)이 되도록 외부 전압을 인가하면 포화 전류가 흐른다.
  4. 역방향 전압을 점점 증가시켜 가면 어느 임계전압에서 전류가 급증하게 되는데, 이 현상을 항복 현상이라고 한다.
(정답률: 87%)
  • 역방향 바이어스 전압이 특정 임계치에 도달했을 때 전류가 급격히 증가하는 현상을 항복 현상이라고 합니다.

    오답 노트
    금지대 폭이 낮을수록 항복 전압이 낮아집니다.
    포화전류는 순방향이 아닌 역방향 바이어스에서 흐릅니다.
    N 영역에 음(-)의 전압을 인가하는 것은 역방향 바이어스 조건입니다.
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10. PN 접합에 대한 설명으로 옳은 것은?

  1. P형과 N형의 반도체가 같은 물질로 된 것을 헤테로(hetero) 접합이라고 한다.
  2. 성장 접합법에서는 접합의 진행과정을 적당히 조절하면 P형에서 갑자기 N형으로 변화 하는 계단형 접합을 구현할 수 있다.
  3. 일반적으로 Si 반도체 웨이퍼의 제조는 성장접합법을 이용하며, 웨이퍼 위에 소자를 만들때에는 확산 접합법을 이용한다.
  4. 합금 접합법에서는 용융된 실리콘 표면에 종자결정을 접촉시킨 후 서서히 인상하면서 종자결정과 같은 구조로 성장시켜 단결정을 얻는 과정에서 P형 및 N형 불순물을 차례로 넣어주어 PN 접합을 만든다.
(정답률: 77%)
  • 반도체 제조 공정에서 웨이퍼 자체를 만들 때는 성장 접합법을 주로 사용하며, 그 위에 실제 회로 소자를 형성할 때는 확산 접합법을 사용하는 것이 일반적입니다.

    오답 노트
    P형과 N형이 같은 물질인 경우: 호모(homo) 접합입니다.
    계단형 접합 구현: 확산 접합법의 특징입니다.
    합금 접합법 설명: 제시된 내용은 초크랄스키(CZ)법 등 단결정 성장법에 대한 설명입니다.
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11. 전계효과트랜지스터(FET)를 단극성 소자라 하는 이유는?

  1. 전자와 정공으로 FET가 동작하기 때문이다.
  2. 다수 캐리어만으로 FET가 동작하기 때문이다.
  3. 소스와 드레인 영역의 성질이 같기 때문이다.
  4. 게이트를 중심으로 대칭구조를 갖기 때문이다.
(정답률: 71%)
  • FET는 전자 또는 정공 중 어느 한 종류의 다수 캐리어만으로 전류가 흐르는 구조를 가지기 때문에 단극성 소자라고 합니다.
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12. 순수 반도체에서 전자나 정공의 농도가 같다고 할 때 전도대의 준위 0.9[eV], 가전자대의 준위가 1.6[eV]이면 순수반도체의 에너지 캡은?

  1. 2.5[eV]
  2. 0.7[eV]
  3. 0.9[eV]
  4. 0.8[eV]
(정답률: 81%)
  • 순수 반도체의 에너지 갭(Energy Gap)은 가전자대 준위와 전도대 준위의 에너지 차이로 계산합니다.
    ① [기본 공식] $E_g = E_v - E_c$
    ② [숫자 대입] $E_g = 1.6 - 0.9$
    ③ [최종 결과] $E_g = 0.7$
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13. 다음 중 N형 반도체를 만들기 위해 필요한 도너(donor) 불순물은?

  1. B
  2. Al
  3. P
  4. In
(정답률: 80%)
  • N형 반도체는 5가 원소인 도너(donor) 불순물을 첨가하여 자유 전자를 생성함으로써 만들어집니다. P(인)는 대표적인 5가 원소입니다.

    오답 노트
    B, Al, In: 3가 원소인 억셉터(acceptor)로, 정공을 생성하여 P형 반도체를 만듭니다.
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14. 트랜지스터의 증폭계수 α와 β의 관계에서 α가 0.99인 트랜지스터의 β 값은?

  1. 49.7
  2. -99
  3. 99
  4. 2.01
(정답률: 76%)
  • 트랜지스터의 전류 증폭률 $\beta$는 공통 베이스 전류 증폭률 $\alpha$와의 관계식을 통해 구할 수 있습니다.
    ① [기본 공식] $\beta = \frac{\alpha}{1 - \alpha}$
    ② [숫자 대입] $\beta = \frac{0.99}{1 - 0.99}$
    ③ [최종 결과] $\beta = 99$
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15. P형과 N형 반도체에서 다수 반송자(Carrier)를 옳게 나타낸 것은?

  1. P형: 전자, N형: 전자
  2. P형: 정공, N형: 정공
  3. P형: 전자, N형: 정공
  4. P형: 정공, N형: 전자
(정답률: 89%)
  • P형 반도체는 Positive의 약자로 양전하를 띠는 정공이 다수 반송자이며, N형 반도체는 Negative의 약자로 음전하를 띠는 전자가 다수 반송자입니다.
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16. 다음 중 실리콘(Si) 및 게르마늄(Ge)의 결합 구조는?

  1. 공유결합
  2. 이온결합
  3. 수소결합
  4. 금속결합
(정답률: 86%)
  • 실리콘(Si)과 게르마늄(Ge)은 최외각 전자가 4개인 4족 원소로, 안정적인 8개의 전자 배치를 갖추기 위해 인접한 원자와 전자를 서로 공유하는 공유결합을 형성합니다.
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17. 단순입방의 구조를 갖는 반도체 재료에서 1개의 셀 당 포함되는 원자의 개수는?

  1. 1
  2. 2
  3. 3
  4. 4
(정답률: 78%)
  • 단순입방 구조는 정육면체의 각 꼭짓점에 원자가 위치하며, 각 원자는 8개의 인접한 셀과 공유됩니다.
    ① [기본 공식] $\text{원자 수} = \text{꼭짓점 원자 수} \times \text{공유 비율}$
    ② [숫자 대입] $\text{원자 수} = 8 \times \frac{1}{8}$
    ③ [최종 결과] $\text{원자 수} = 1$
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18. NMOS FET(n channel MOSFETC NMOSFET)에서 게이트전압을 높이면 드레인과 소스 사이에 전류 ID가 흐르기 시작한다. ID가 흐르기 시작하는 시점의 게이트 전압을 무엇이라고 하는가?

  1. 문턱전압
  2. 바이어스전압
  3. 포화전압
  4. 항복전압
(정답률: 81%)
  • NMOS FET에서 게이트 전압을 높였을 때, 채널이 형성되어 드레인과 소스 사이에 전류가 흐르기 시작하는 임계점 전압을 문턱전압이라고 합니다.
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19. 반도체에서 전자가 원자의 속박으로부터 벗어나 전계에 의해 자유롭게 움직일 수 있는 에너지대는?

  1. 가전자대
  2. 충만대
  3. 금지대
  4. 전도대
(정답률: 79%)
  • 전자가 원자의 구속에서 벗어나 자유롭게 움직이며 전류를 흐르게 할 수 있는 에너지 영역을 전도대라고 합니다.
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20. 다음 표는 접지형 트랜지스터의 바이어스 방식에 따른 분류이다. ( ) 안에 해당하는 것은?

  1. a : 불포화영역, b : 차단영역
  2. a : 포화영역, b : 불활성영역
  3. a : 차단영역, b : 불활성영역
  4. a : 포화영역, b : 활성영역
(정답률: 80%)
  • 트랜지스터의 동작 영역은 베이스-이미터(E-B) 접합과 베이스-컬렉터(C-B) 접합의 바이어스 상태에 따라 결정됩니다.
    E-B 순방향, C-B 순방향일 때는 도통 스위치 역할을 하는 포화영역(a)이며, E-B 순방향, C-B 역방향일 때는 증폭기로 동작하는 활성영역(b)입니다.
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2과목: 전자회로

21. 무부하 출력전압이 24[V]인 전원장치에 부하연결시 출력전압이 22[V]이면 접압 변동률은 약 몇 [%] 인가?

  1. 5[%]
  2. 7[%]
  3. 9[%]
  4. 10[%]
(정답률: 72%)
  • 전원장치의 전압 변동률은 무부하 전압과 전부하 전압의 차이를 전부하 전압에 대한 비율로 계산합니다.
    ① [기본 공식] $\text{변동률} = \frac{V_{nl} - V_{fl}}{V_{fl}} \times 100$
    ② [숫자 대입] $\text{변동률} = \frac{24 - 22}{22} \times 100$
    ③ [최종 결과] $\text{변동률} = 9.09$
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22. 다음 중 컬렉터 접지 증폭기에 대한 설명으로 적합하지 않은 것은?

  1. 이미터 폴로워라고도 한다.
  2. 전압 이득을 크게 얻을 수 있다.
  3. 입ㆍ출력 전압 위상은 동위상이다.
  4. 출력임피던스는 이미터 접지 증폭기보다 낮다.
(정답률: 46%)
  • 컬렉터 접지 증폭기는 이미터 폴로워라고도 하며, 입력 임피던스가 높고 출력 임피던스가 낮아 임피던스 매칭에 유리합니다. 전압 이득은 1보다 작거나 같으므로 전압 이득을 크게 얻을 수 없다는 설명은 틀린 내용입니다.
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23. 다음 중 피어스 수정 발진회로의 발진주파수 변동 요인으로 가장 적합하지 않은 것은?

  1. 부하의 변동
  2. 주위 온도의 변화
  3. 전원전압의 변동
  4. 발진회로의 차폐
(정답률: 62%)
  • 피어스 수정 발진회로의 주파수 변동은 주로 외부 환경 요인에 의해 발생합니다. 부하의 변동, 주위 온도의 변화, 전원전압의 변동은 주파수를 변화시키는 주요 요인이지만, 발진회로의 차폐는 외부 간섭을 막아 오히려 주파수를 안정시키는 대책에 해당합니다.
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24. 다음 회로에서 제너 다이오드에 흐르는 전류는 몇 [A]인가? (단, 제너 다이오드의 제너항복전압(Vz)은 10[V]이다.)

  1. 0.3[A]
  2. 0.4[A]
  3. 0.5[A]
  4. 0.6[A]
(정답률: 55%)
  • 회로 에서 전체 회로에 흐르는 총 전류에서 부하 저항($100\Omega$)으로 흐르는 전류를 빼면 제너 다이오드에 흐르는 전류를 구할 수 있습니다.
    ① [기본 공식] $I_Z = \frac{V_{in} - V_Z}{R_s} - \frac{V_Z}{R_L}$
    ② [숫자 대입] $I_Z = \frac{15 - 10}{10} - \frac{10}{100}$
    ③ [최종 결과] $I_Z = 0.4\text{ A}$
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25. 다음 중 트랜지스터 증폭기 설계 시 동작점(Q점) 결정에 가장 영향이 적은 것은?

  1. 왜곡
  2. 최대정격
  3. 주파수 특성
  4. 입력신호의 크기
(정답률: 55%)
  • 동작점(Q점)은 트랜지스터가 선형 영역에서 동작하여 왜곡 없이 신호를 증폭하고, 소자가 파괴되지 않도록 최대정격을 준수하며, 입력신호의 크기에 따라 적절한 스윙 폭을 확보하기 위해 결정합니다. 반면 주파수 특성은 동작점 결정보다는 회로의 커패시턴스나 외부 소자에 의해 주로 결정되므로 영향이 가장 적습니다.
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26. 어떤 증폭기의 전압 증폭도가 100 이고 전류 증폭도가 10일 때 전력이득은 몇 [dB] 인가?

  1. 20[dB]
  2. 30[dB]
  3. 40[dB]
  4. 60[dB]
(정답률: 39%)
  • 전력이득은 전압 증폭도와 전류 증폭도의 곱으로 계산하며, 이를 데시벨(dB)로 변환하기 위해 상용로그를 사용합니다.
    ① [기본 공식] $G_{dB} = 10 \log (A_v \times A_i)$
    ② [숫자 대입] $G_{dB} = 10 \log (100 \times 10)$
    ③ [최종 결과] $G_{dB} = 30\text{ dB}$
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27. 다음 그림의 회로 명칭으로 가장 적합한 것은? (단, R1 = R2 = R3 = R4 이다.)

  1. 이상기
  2. 대수증폭기
  3. 차동증폭기
  4. 부호변환기
(정답률: 79%)
  • 제시된 회로 는 두 입력 전압 $V_1$과 $V_2$의 차이를 증폭하여 출력하는 구조이며, 모든 저항값이 동일할 때 두 입력의 차이만을 출력하는 차동증폭기의 전형적인 회로 구성입니다.
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28. 이미터 접지 트랜지스터 증폭회로에서 입력신호와 출력신호간의 위상차는 얼마인가?

  1. 0°
  2. 90°
  3. 180°
  4. 360°
(정답률: 72%)
  • 이미터 접지(CE) 증폭 회로는 입력 신호가 베이스로 들어가고 출력 신호가 컬렉터에서 나올 때, 입력과 출력의 위상이 서로 반전되는 특성을 가집니다. 따라서 위상차는 $180^{\circ}$가 됩니다.
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29. 다음 중 구형파를 발생시키는 회로로 적합하지 않은 것은?

  1. 슈미트 트리거 회로
  2. 클램핑 회로
  3. 타이머 555 회로
  4. 비안정 멀티바이브레이터
(정답률: 59%)
  • 슈미트 트리거, 타이머 555, 비안정 멀티바이브레이터는 모두 구형파(사각형 파형)를 생성하는 데 적합한 회로입니다. 반면 클램핑 회로는 입력 파형의 모양은 유지하면서 DC 레벨만 이동시키는 회로로, 주로 사인파 등의 전위 레벨을 조정할 때 사용합니다.
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30. 차동증폭기에서 공통성분 제거비(CMRR)에 대한 설명 중 옳은 것은?

  1. 동상이득이 클수록 CMRR이 커진다.
  2. 차동이득이 클수록 CMRR이 커진다.
  3. CMRR은 으로 정의된다.
  4. CMRR이 클수록 차동증폭기의 성능이 좋다.
(정답률: 49%)
  • 공통성분 제거비(CMRR)는 차동 신호는 증폭하고 공통 신호는 억제하는 능력을 나타내며, 이 값이 클수록 원치 않는 공통 성분을 더 잘 제거하므로 차동증폭기의 성능이 우수함을 의미합니다.

    오답 노트
    동상이득이 클수록: CMRR은 동상이득이 작을수록 커짐
    차동이득이 클수록: CMRR은 차동이득이 클수록 커지나, 보기의 맥락상 성능의 절대적 지표는 CMRR 값 자체임
    CMRR 정의: 는 잘못된 정의임
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31. 다음 증폭기 회로에서 이미터 저항 RE를 사용하는 이유로 가장 적절한 것은?

  1. 회로의 안정화
  2. 전압 증폭도의 증가
  3. 주파수 대역폭의 감소
  4. 전류 증폭도의 증가
(정답률: 73%)
  • 이미터 저항 $R_{E}$를 연결하면 이미터 전압이 고정되어 온도 변화나 소자 특성 변화에 관계없이 컬렉터 전류를 일정하게 유지하는 자기 바이어스 작용을 통해 회로의 안정화를 꾀할 수 있습니다.
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32. 전압이득의 1000, 왜율이 10[%]인 무궤환 증폭기에 궤환율 β = 0.01의 부궤한을 걸었을 때 왜율은 약 몇 [%] 인가?(오류 신고가 접수된 문제입니다. 반드시 정답과 해설을 확인하시기 바랍니다.)

  1. 0.1[%]
  2. 0.91[%]
  3. 1.0[%]
  4. 5.12[%]
(정답률: 66%)
  • 부궤환을 걸면 왜율(Distortion)은 궤환량 $(1 + A\beta)$ 배만큼 감소하여 회로의 선형성이 개선됩니다.
    ① [기본 공식] $D_{f} = \frac{D}{1 + A\beta}$
    ② [숫자 대입] $D_{f} = \frac{10}{1 + 1000 \times 0.01}$
    ③ [최종 결과] $D_{f} = \frac{10}{11} \approx 0.91\%$
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33. 진폭변조(DSB) 방식에서 변조도를 80[%]로 하면 피변조파의 전력은 반송파 전력의 몇 배가 되는가?

  1. 1.1배
  2. 1.32배
  3. 1.64배
  4. 2.16배
(정답률: 52%)
  • 진폭변조(DSB)에서 피변조파의 총 전력은 반송파 전력에 변조도에 의한 전력 증가분을 더해 계산합니다.
    ① [기본 공식] $P_{t} = P_{c}(1 + \frac{m^{2}}{2})$
    ② [숫자 대입] $P_{t} = P_{c}(1 + \frac{0.8^{2}}{2})$
    ③ [최종 결과] $P_{t} = 1.32P_{c}$
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34. 부궤환 증폭기에서 무궤환 시 증폭도를 A, 궤환 시 증폭도를 Af, 궤환율을 β라 할 때, A가 대단히 크다고 하면 Af는 주로 무엇에 의해서 결정되는가?

  1. A
(정답률: 67%)
  • 부궤환 증폭기의 궤환 시 증폭도 공식에서 무궤환 증폭도 $A$가 매우 크다면, 분모의 $1$은 무시할 수 있을 만큼 작아집니다. 따라서 증폭도는 궤환율 $\beta$에 의해서만 결정됩니다.
    ① [기본 공식] $A_{f} = \frac{A}{1 + A\beta}$
    ② [숫자 대입] $A_{f} \approx \frac{A}{A\beta}$
    ③ [최종 결과] $A_{f} = \frac{1}{\beta}$
    따라서 정답은 입니다.
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35. 다음 연산증폭기 회로에서 RL에 흐르는 전류가 2.5[mA] 일때 RL 값은 몇 [kΩ] 인가?

  1. 4[kΩ]
  2. 5[kΩ]
  3. 6.5[kΩ]
  4. 7.2[kΩ]
(정답률: 69%)
  • 제시된 회로는 반전 증폭기 구조이며, 출력 전압 $V_O$를 구한 뒤 옴의 법칙을 이용하여 부하 저항 $R_L$을 계산합니다.
    ① [기본 공식]
    $$V_O = -V_{in} \times \frac{R_f}{R_{in}}$$
    $$R_L = \frac{V_O}{I_L}$$
    ② [숫자 대입]
    $$V_O = -5\text{V} \times \frac{25\text{k}\Omega}{10\text{k}\Omega} = -12.5\text{V}$$
    $$R_L = \frac{12.5\text{V}}{2.5\text{mA}}$$
    ③ [최종 결과]
    $$R_L = 5\text{k}\Omega$$
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36. RC 결합 저주파 증폭기에서 앞 단에 흐르는 전류 성분 중 다음 단으로 넘어가는 것은?

  1. 직류분
  2. 교류분
  3. 직류뷴 + 교류분
  4. 직류분 - 교류분
(정답률: 52%)
  • RC 결합 회로에서 결합 콘덴서(C)는 직류(DC) 성분을 차단하고 교류(AC) 성분만을 통과시키는 하이패스 필터 역할을 합니다. 따라서 앞 단에서 다음 단으로 전달되는 성분은 교류분만 가능합니다.
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37. 다음 중 fr(단위 이득 주파수)에 대한 설명으로 가장 적합한 것은?

  1. 증폭기의 이득이 0[dB]가 되는 주파수
  2. 증폭기의 이득이 10[dB]가 되는 주파수
  3. 증폭기의 이득이 최대 이득에서 3[dB]가 떨어지는 주파수
  4. 증폭기의 이득이 최대 이득에서 6[dB]가 떨어지는 주파수
(정답률: 57%)
  • 단위 이득 주파수($f_T$)란 증폭기의 전류 이득이 1이 되는 지점의 주파수를 의미합니다. 이득이 1이라는 것은 로그 스케일인 데시벨로 표현했을 때 $0\text{dB}$가 됨을 의미합니다.
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38. 트랜지스터 증폭기의 중간영역에서의 전류이득을 0[dB]라고 할 때 α 차단주파수에서의 전류이득은 몇 [dB] 인가?

  1. 0[dB]
  2. -1[dB]
  3. -3[dB]
  4. -6[dB]
(정답률: 66%)
  • 차단주파수(Cut-off frequency)의 정의는 전력 이득이 최대치의 절반이 되거나, 전압/전류 이득이 $\frac{1}{\sqrt{2}}$배가 되는 지점을 말합니다. 이를 데시벨(dB)로 환산하면 약 $-3\text{dB}$가 됩니다.
    $$G_{\text{dB}} = 20\log_{10}(\frac{1}{\sqrt{2}}) \approx -3\text{dB}$$
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39. 다음 중 직렬 전압 부궤한 회로의 특징으로 적합하지 않은 것은?

  1. 전압 이득의 감소
  2. 주파수 대역폭의 증가
  3. 비직선 일그러짐의 감소
  4. 입력 및 출력 임피던스의 증가
(정답률: 54%)
  • 직렬 전압 부궤환(Voltage Series Feedback) 회로를 적용하면 전압 이득은 감소하고 대역폭은 증가하며, 비직선 일그러짐(왜곡)이 감소하는 특성을 가집니다. 또한, 입력 임피던스는 증가하지만 출력 임피던스는 감소하므로 입력 및 출력 임피던스가 모두 증가한다는 설명은 적합하지 않습니다.
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40. 다음 중 연산증폭기의 응용 회로에 속하지 않는 것은?

  1. 위상기
  2. 가산기
  3. 계수기
  4. 적분기
(정답률: 53%)
  • 연산증폭기(Op-Amp)는 기본적으로 전압을 증폭하는 소자로, 이를 응용하여 적분기, 가산기, 미분기, 위상기 등을 구현할 수 있습니다.

    오답 노트
    계수기: 디지털 논리 회로(플립플롭 등)를 이용하여 수를 세는 회로이므로 연산증폭기의 응용 회로가 아닙니다.
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3과목: 논리회로

41. 2진수 1011.11을 10진수로 표시하면?

  1. 101.6
  2. 15.75
  3. 11.75
  4. 10.6
(정답률: 83%)
  • 2진수를 10진수로 변환할 때는 각 자릿수에 $2^n$가중치를 곱하여 모두 더합니다.
    $$\text{정수부: } 1 \times 2^3 + 0 \times 2^2 + 1 \times 2^1 + 1 \times 2^0 = 8 + 0 + 2 + 1 = 11$$
    $$\text{소수부: } 1 \times 2^{-1} + 1 \times 2^{-2} = 0.5 + 0.25 = 0.75$$
    $$\text{최종 결과: } 11 + 0.75 = 11.75$$
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42. 4단 하향 Counter에서 10번째 클럭펄스가 인가되면 각단이 나타내는 2진수를 10진수로 변환하면?

  1. 6
  2. 7
  3. 8
  4. 9
(정답률: 71%)
  • 하향 카운터(Down Counter)는 클럭 펄스가 입력될 때마다 값이 감소합니다. 4단 카운터의 최대값은 $2^{4}-1 = 15$이며, 10번째 펄스가 인가되면 초기값 15에서 10이 감소한 결과가 나타납니다.
    ① [기본 공식] $Value = Max - Count$
    ② [숫자 대입] $Value = 15 - 10$
    ③ [최종 결과] $Value = 5$
    단, 0번째(초기상태)를 포함하여 10번째 펄스가 들어온 시점의 상태를 계산하면 $15 \rightarrow 14 \rightarrow 13 \rightarrow 12 \rightarrow 11 \rightarrow 10 \rightarrow 9 \rightarrow 8 \rightarrow 7 \rightarrow 6$ 순으로 변하여 최종적으로 6이 됩니다.
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43. 송신기가 ASCⅡ 코드 1100101을 홀수 패리티를 사용하여 전송한다면 11001011을 보내게 된다. 이 때, 수신측에서의 논리적인 검사방식에 주로 사용되는 논리회로는?

  1. AND
  2. NOT
  3. OR
  4. EX-OR
(정답률: 74%)
  • 패리티 검사는 데이터 내의 1의 개수가 홀수인지 짝수인지 판별하여 오류를 검출하는 방식이며, 이때 입력 값들이 서로 다를 때 1을 출력하는 배타적 논리합(EX-OR) 회로가 핵심적으로 사용됩니다.
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44. 메모리에 새로운 워드를 저장시키려 한다. 올바른 순서는?

  1. ㉠ - ㉡ - ㉢
  2. ㉢ - ㉡ - ㉠
  3. ㉠ - ㉢ - ㉡
  4. ㉢ - ㉠ - ㉡
(정답률: 61%)
  • 메모리에 데이터를 저장(Write)하기 위해서는 먼저 저장할 위치를 지정하고, 데이터를 준비한 뒤, 쓰기 신호를 보내는 순서로 진행됩니다.
    따라서 지정된 워드의 번지리를 MAR로 전송 $\rightarrow$ MBR의 데이터를 메모리로 전송 $\rightarrow$ write 제어 신호 작동 순으로 이루어집니다.
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45. (4)10을 그레이 코드(Gray code)로 변환하면?

  1. 0100(G)
  2. 1100(G)
  3. 0110(G)
  4. 0010(G)
(정답률: 56%)
  • 10진수 4를 2진수로 변환한 후, 이를 다시 그레이 코드로 변환합니다. 2진수 $0100$의 첫 번째 비트는 그대로 내려오고, 이후 비트는 인접한 비트끼리 XOR 연산을 수행합니다.
    ① [2진수 변환] $(4)_{10} = (0100)_2$
    ② [그레이 변환] $0 \to 0, (0 \oplus 1) \to 1, (1 \oplus 0) \to 1, (0 \oplus 0) \to 0$
    ③ [최종 결과] $0110(G)$
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46. 다음 중 10개의 플립플롭을 사용하여 만들 수 있는 카운터의 모듈러스 값과 최대 카운터 값으로 올바른 것은?

  1. 10, 9
  2. 100, 99
  3. 1024, 1023
  4. 1000, 999
(정답률: 75%)
  • 플립플롭 $n$개로 구성된 카운터가 가질 수 있는 최대 상태 수(모듈러스)와 최대 카운트 값은 $2^n$과 $2^n-1$입니다.
    ① [기본 공식] $Mod = 2^n, Max = 2^n - 1$
    ② [숫자 대입] $Mod = 2^{10}, Max = 2^{10} - 1$
    ③ [최종 결과] $Mod = 1024, Max = 1023$
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47. 다음 코드(code) 변환 회로의 명칭은?

  1. BCD-9의 보수 변환기
  2. BCD-3초과 코드 변환기
  3. BCD-2421 코드 변환기
  4. BCD-GRAY 코드 변환기
(정답률: 70%)
  • 회로도를 보면 입력 $X_1$은 그대로 출력 $Z_1$이 되고, 이후의 출력들은 이전 단계의 출력과 현재 입력의 XOR 연산을 통해 결정됩니다. 이는 이진 코드를 그레이 코드로 변환하는 전형적인 회로 구성이므로 BCD-GRAY 코드 변환기입니다.
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48. Toggling 상태를 이용한 플립플롭 형태는?

  1. RS 플립플롭
  2. D 플립플롭
  3. JK 플립플롭
  4. T 플립플롭
(정답률: 71%)
  • T 플립플롭은 Toggle(토글)의 약자로, 입력 $T=1$일 때 현재 상태를 반전시켜 출력하는 Toggling 동작을 수행하는 것이 핵심 특징입니다.
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49. 다음 논리식을 카르노 맵으로 올바르게 나타낸 것은?

(정답률: 82%)
  • 주어진 논리식 $F = \bar{A}BC + A\bar{B}C + ABC + \bar{A}\bar{B}C$를 분석하면, $C$가 1인 모든 경우($BC=01, 11$)에 대해 $A$ 값과 상관없이 결과가 1이 됩니다. 이를 카르노 맵으로 나타내면 와 같이 $BC$가 01과 11인 열의 모든 칸이 1로 채워진 형태가 됩니다.
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50. 마스터슬레이브 JK 플립플롭을 사용하는 이유는?

  1. 지연시간을 짧게 하기 위해
  2. 지연시간을 길게 하기 위해
  3. 클럭펄스를 사용할 수 없을 때
  4. 레이싱(racing) 현상을 없애기 위해
(정답률: 72%)
  • JK 플립플롭에서 $J=1, K=1$일 때 클럭 펄스의 폭이 너무 길면 출력이 계속 반전되는 레이싱(racing) 현상이 발생합니다. 이를 방지하기 위해 마스터-슬레이브 구조를 사용하여 안정적인 동작을 구현합니다.
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51. 자기 보수성을 갖고 있는 코드 방식이 아닌 것은?

  1. 3-초과코드 방식
  2. BCD코드 방식
  3. 8421코드 방식
  4. 2421코드 방식
(정답률: 68%)
  • 자기 보수 코드는 0과 1을 반전시켰을 때 9의 보수가 되는 코드입니다. BCD코드는 단순한 2진화 십진법으로, 자기 보수성을 갖지 않습니다.
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52. 다음 논리회로의 기능을 나타낸 이름 중 옳은 것은?

  1. 인코더(encoder)
  2. 디코더(decoder)
  3. 반가산기(half-adder)
  4. 전가산기(full-adder)
(정답률: 68%)
  • 제시된 회로는 3개의 입력($A, B, C$)을 받아 합($So$)과 캐리($Co$)를 출력하는 구조입니다. 두 입력의 합을 구하는 반가산기 두 개와 캐리를 합산하는 OR 게이트가 결합된 형태이므로 전가산기(full-adder)입니다.
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53. 다음 진리표를 보고 논리식을 바르게 구한 식은?

(정답률: 70%)
  • 진리표에서 출력 $X$가 1인 경우를 찾아 논리식을 도출합니다. $X=1$인 조건은 $\bar{A}\bar{B}C$, $\bar{A}B\bar{C}$, $\bar{A}BC$, $\bar{A}BC$ (중복), $A\bar{B}C$, $ABC$ 입니다. 이를 간소화하면 $\bar{A}B$일 때 $C$값에 상관없이 1이 되고, $C$가 1일 때 $A, B$값에 상관없이 1이 되는 구조입니다. 따라서 최종 논리식은 가 됩니다.
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54. 그림과 같은 회로도의 출력 F는?

(정답률: 79%)
  • 회로도를 분석하면 입력 $A$가 그대로 AND 게이트로 들어가고, $A$의 NOT 값($\bar{A}$)과 $B$가 OR 게이트를 거쳐 AND 게이트의 다른 입력으로 들어갑니다. 이를 논리식으로 표현하면 $A$와 $(\bar{A} + B)$의 AND 연산이 됩니다.
    따라서 최종 출력 $F$는 다음과 같습니다.
    $$F = A(\bar{A} + B)$$
    이 식은 와 일치합니다.
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55. 동기식 카운터와 비동기식 카운터를 비교 설명한 것 중 맞는 것은?

  1. 동기식 카운터는 각 플립플롭의 colck에 동기되는 카운터이다.
  2. 동기식 카운터는 비동기식 카운터에 비해서 안정되지 못하는 결점이 있다.
  3. 동기식과 비동기식 카운터는 플립플롭에 공통으로 클럭(clock)이 공급된다.
  4. 동기식 up-counter는 기억소자로 응용될 수 있다.
(정답률: 54%)
  • 동기식 카운터는 모든 플립플롭의 클럭 입력단이 공통 클럭 신호에 연결되어 있어, 모든 플립플롭이 동시에 상태를 변화시키는 방식입니다.

    오답 노트
    비동기식 카운터에 비해 속도가 빠르고 안정적임
    비동기식은 플립플롭들이 순차적으로 동작하여 클럭이 공통으로 공급되지 않음
    카운터는 숫자를 세는 장치이며 기억소자(Memory)와는 용도가 다름
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56. 다음 그림의 파형이 Positive 에지 트리거 D플립플롭의 입력으로 들어간다. 플립플롭에서 클럭펄스(CLK) 후 출력(Q)의 값은?

  1. 불변
  2. 반전
  3. 1
  4. 0
(정답률: 51%)
  • Positive 에지 트리거 D 플립플롭은 클럭(CLK) 신호가 Low에서 High로 상승하는 시점(Positive Edge)의 D 입력값을 출력 Q로 전달합니다.

    위 파형에서 CLK가 상승하는 시점에 D 입력값이 0이므로, 출력 Q의 값은 0이 됩니다.
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57. 논리 게이트의 특성을 결정하는 각 요인들에 대한 설명으로 옳지 않은 것은?

  1. 논리 게이트의 입력 파형과 출력 파형 사이에 발생하는 시간 지연을 지연 시간이라 한다.
  2. 논리 게이트의 입ㆍ출력 특성 곡선에서 입력전압에 대한 출력 전압의 High level과 Low level 사이의 전압차를 논리 스윙이라 한다.
  3. 논리 회로가 취급할 수 있는 입력 단자의 수를 팬 인(fan-in)이라 한다.
  4. 논리 회로가 취급할 수 있는 입력 단자의 수를 팬 아웃(fan-out)이라 한다.
(정답률: 65%)
  • 논리 회로의 출력 단자가 구동할 수 있는 입력 단자의 최대 개수를 팬 아웃(fan-out)이라고 합니다.

    오답 노트
    논리 회로가 취급할 수 있는 입력 단자의 수는 팬 인(fan-in)에 해당합니다.
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58. 2진 데이터를 펀치한 카드 덱크기 있다고 한다. 각 카드에는 24개의 36비트 어(WORD)가 들어있다. 만약 카드가 분당 600장의 속도로 읽힌다면 데이터가 계산기에 들어가는 속도는 초당 몇 비트인가?

  1. 5184000
  2. 17280
  3. 8684
  4. 4320
(정답률: 58%)
  • 분당 읽는 카드 수와 카드당 총 비트 수를 곱해 분당 비트 수를 구한 뒤, 이를 60초로 나누어 초당 비트 전송률을 계산합니다.
    ① [기본 공식] $bps = \frac{Cards/min \times Words/card \times Bits/word}{60}$
    ② [숫자 대입] $bps = \frac{600 \times 24 \times 36}{60}$
    ③ [최종 결과] $bps = 8640$
    ※ 정답지에는 8684로 표기되어 있으나, 계산 결과 8640이 정확한 값입니다.
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59. 다음 그림의 캐스케이드 계수기의 구성에서 총 모듈을 구하면?

  1. 36
  2. 72
  3. 144
  4. 1536
(정답률: 63%)
  • 캐스케이드 계수기의 총 모듈 수는 각 단의 모듈 수를 모두 곱하여 계산합니다.
    ① [기본 공식] $Total\ Mod = Mod_1 \times Mod_2 \times Mod_3$
    ② [숫자 대입] $Total\ Mod = 8 \times 12 \times 16$
    ③ [최종 결과] $Total\ Mod = 1536$
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60. 다음 논리회로의 이름은?(정확한 내용을 아시는 분께서는 오류 신고를 통하여 내용작성 부탁드립니다. 정답은 4번입니다.)

  1. 디코더
  2. 인코더
  3. 디멀티플렉서
  4. 멀티플렉서
(정답률: 74%)
  • 여러 개의 입력 신호 중 하나를 선택하여 단일 출력선으로 전달하는 데이터 선택기 역할을 하는 회로이므로 멀티플렉서가 정답입니다.
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4과목: 집적회로 설계이론

61. 게이트 전압(VG)이 기판 전압(VB)보다 낮은 전위를 갖는 경우, MOS 구조의 동작 모드는?

  1. 반전 모드(Inversion Mode)
  2. 공핍 모드(Depletion Mode)
  3. 증가 모드(Enhancement Mode)
  4. 축적 모드(Accumulation Mode)
(정답률: 58%)
  • 게이트 전압($V_G$)이 기판 전압($V_B$)보다 낮을 때, p-type 기판의 경우 다수 캐리어인 정공이 산화막 아래로 모여드는 축적 모드(Accumulation Mode)가 됩니다.
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62. 실제의 IC 소자들이 가지고 있는 지연 시간을 고려한 시뮬레이션 방법으로 특히, 여러 단이 종속적(cascade)으로 연결되었을 경우 최종 출력에서 발생하는 spike나 glitch 등을 방지하기 위한 방법은?

  1. 타이밍 시뮬레이션(Timing Simulation)
  2. 구조적 시뮬레이션(Structural Simulation)
  3. 계층적 시뮬레이션(Hierarchical Simulation)
  4. 기능성 시뮬레이션(Functionality Simulation)
(정답률: 67%)
  • 타이밍 시뮬레이션(Timing Simulation)은 실제 소자의 지연 시간을 반영하여, 신호 전달 경로의 시간 차로 인해 발생하는 스파이크(spike)나 글리치(glitch) 같은 타이밍 오류를 분석하고 방지하는 방법입니다.
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63. 다음 CMOS 공정 중에서 가장 먼저 하는 공정은?

  1. n-well 형성
  2. active 영역 정의
  3. metal 증착 및 배선
  4. 소스, 드레인 확산 형성
(정답률: 72%)
  • CMOS 공정에서는 PMOS를 형성하기 위한 기반이 되는 n-well 형성을 가장 먼저 수행하여 소자 배치 영역을 설정합니다.
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64. 다음 중 레이아웃 할 때 배선에 대한 설명으로 옳지 않은 것은?

  1. 블록의 배치가 끝나면 블록 사이의 신호선의 연결, 즉 배선을 한다.
  2. 전원과 접지선, 클럭 등 중요 신호선은 여타 신호선의 배선 후 마지막에 한다.
  3. 전원과 접지선을 배선할 때에는 가능한 충분한 폭을 확보하는 것이 중요하다.
  4. 타이밍 상 중요한 신호는 먼저 연결하여 짧은 배선이 가능하도록 한다.
(정답률: 73%)
  • 전원과 접지선, 클럭과 같은 중요 신호선은 전압 강하(IR Drop) 방지와 노이즈 최소화를 위해 가장 먼저 배선하여 안정적인 경로를 확보해야 합니다.
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65. MOS 논리회로의 특성 중 옳지 않은 것은?

  1. 조합논리회로는 현재의 입력 값에 의해서만 출력이 결정된다.
  2. 순차논리회로는 현재의 입력과 과거의 입력으로 출력이 결정된다.
  3. 순차논리회로는 래치(latch)나 플립플롭의 기억소자를 포함한다.
  4. MOS 논리회로에서 용량성 노드는 고려할 필요가 없다.
(정답률: 74%)
  • MOS 논리회로에서 용량성 노드는 신호의 지연 시간(Delay)과 전력 소모에 직접적인 영향을 미치므로 반드시 고려해야 합니다.

    오답 노트
    조합논리회로는 현재 입력에만 의존, 순차논리회로는 기억 소자(래치, 플립플롭)를 통해 현재와 과거 입력 모두에 의존하는 특성을 가집니다.
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66. N채널 증가형 MOSFET에서 드레인 전류를 흐르게 하려면 게이트 전압을 어떻게 해야 하는가?

  1. 0 의 전위를 인가해야 한다.
  2. 양(+)의 전압을 인가해야 한다.
  3. 음(-)의 전압을 인가해야 한다.
  4. 양(+), 음(-)의 전압에 관계없다.
(정답률: 67%)
  • N채널 증가형 MOSFET은 게이트에 전압을 인가하지 않으면 채널이 없는 상태입니다. 따라서 게이트에 양(+)의 전압을 인가하여 문턱 전압($V_{th}$) 이상이 되어야 전자가 모여 채널이 형성되고 드레인 전류가 흐를 수 있습니다.
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67. VLSI 설계에서 강조되는 구조적 설계 원칙이 아닌 것은?

  1. 정규성(Regularity)
  2. 논리성(Logicality)
  3. 모듈성(Modularity)
  4. 국지성(Locality)
(정답률: 60%)
  • VLSI 설계의 구조적 원칙은 설계 효율과 성능 최적화를 위해 정규성, 모듈성, 국지성을 강조합니다. 논리성은 일반적인 논리 설계의 기본 속성일 뿐, VLSI의 특수한 구조적 설계 원칙에 해당하지 않습니다.
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68. CMOS 제조 과정에서는 nMOS와 pMOS 트랜지스터를 만들 때 생기는 n 층과 p 층간의 결합(n-p-n-p 또는 p-n-p-n)에 의해 기생 트랜지스터가 구성되는데, 이 기생 트랜지스터가 결합되어 Vdd와 Vss 사이에 전류 통로가 형성되는 현상을 무엇이라 하는가?

  1. 단락(Short)
  2. 래치업(Latch-up)
  3. 상호연결 기생요소
  4. ESD(Electrostatic Discharge)
(정답률: 75%)
  • CMOS 구조 내의 기생 nPNP 및 pNPN 트랜지스터가 서로 결합하여 사이리스터(Thyristor) 구조를 형성하고, 이로 인해 $V_{dd}$와 $V_{ss}$ 사이에 과도한 전류가 흐르는 단락 상태가 발생하는 현상을 래치업이라고 합니다.
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69. 다음 중 Integrated Circuit(IC)에 포함시키기가어려운 소자는?

  1. 트랜지스터(Transistor)
  2. 다이오드(Diode)
  3. 코일(Coil)
  4. 저항(Resistor)
(정답률: 80%)
  • IC 내부에서는 저항, 다이오드, 트랜지스터는 반도체 공정으로 쉽게 구현 가능하지만, 코일은 큰 면적을 차지하고 인덕턴스 구현 효율이 매우 낮아 집적화하기 어렵습니다.
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70. 결정 내의 스트레인과 결함을 줄이고, 단결정의 성장을 촉진시키기 위해 웨이퍼를 일정시간 온도가 높은 곳에서 의도적으로 넣어두는 것을 무엇이라 하는가?

  1. 도핑(doping)
  2. 어닐링(annealing)
  3. 코팅(coating)
  4. 테이퍼링(tapering)
(정답률: 74%)
  • 어닐링(annealing)은 재료를 특정 온도까지 가열한 후 천천히 식힘으로써 내부의 응력(스트레인)을 제거하고 결정 결함을 줄여 단결정 성장을 촉진시키는 열처리 공정입니다.

    오답 노트
    도핑: 불순물을 첨가하여 전기적 특성을 조절하는 공정
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71. 다음 중 CMOS NAND 게이트의 구조에 대한 설명으로 옳은 것은?

  1. PMOS 쪽은 병렬, NMOS 쪽은 직렬로 트랜지스터들이 연결되어 있다.
  2. PMOS 쪽은 병렬, NMOS 쪽도 병렬로 트랜지스터들이 연결되어 있다.
  3. PMOS 쪽은 직렬, NMOS 쪽도 직렬로 트랜지스터들이 연결되어 있다.
  4. PMOS 쪽은 직렬, NMOS 쪽도 병렬로 트랜지스터들이 연결되어 있다.
(정답률: 67%)
  • CMOS NAND 게이트는 입력 중 하나라도 0이면 출력이 1이 되어야 하므로, Pull-up 네트워크인 PMOS는 병렬로 연결되어 전원을 공급하고, Pull-down 네트워크인 NMOS는 모든 입력이 1일 때만 접지로 연결되도록 직렬로 구성됩니다.
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72. 2개 변수와 그 기능이 바르게 연결되지 않은 것은?

(정답률: 68%)
  • 제시된 수식 $\bar{a} \cdot b + a \cdot \bar{b}$는 EX-OR(배타적 논리합)의 논리식입니다. 하지만 에서는 $$a \cdot b + \bar{a} \cdot \bar{b}$$ 로 표기되어 있으며, 이는 EX-NOR(배타적 부정 논리합)의 식이므로 연결이 잘못되었습니다.
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73. 다음 모노리틱(Monolithic) IC의 제조과정 중 제일 마지막에 수행하는 공정은?

  1. 에피택셜(Epitaxial) 성장
  2. 산화막(Oxide) 생성
  3. 알루미늄 증착
  4. 불순물 확산
(정답률: 74%)
  • 모노리틱 IC 제조 공정의 마지막 단계는 소자 간의 전기적 연결을 위해 금속 배선을 형성하는 과정입니다. 따라서 알루미늄 증착이 가장 마지막에 수행되는 공정입니다.
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74. 다음 중 VLSI 제작 과정이 옳은 것은?

  1. 설계 규격 (→) 논리회로 설계 (→) 아키텍처 설계 (→) 레이아웃 설계 (→) 마스크 제작 (→) 칩 제작
  2. 설계 규격 (→) 레이아웃 설계 (→) 논리회로 설계 (→) 아키텍처 설계 (→) 마스크 제작 (→) 칩 제작
  3. 설계 규격 (→) 아키덱처 설계 (→) 레이아웃 설계 (→) 논리회로 설계 (→) 마스크 제작 (→) 칩 제작
  4. 설계 규격 (→) 아키덱처 설계 (→) 논리회로 설계 (→) 레이아웃 설계 (→) 마스크 제작 (→) 칩 제작
(정답률: 59%)
  • VLSI 설계는 상위 단계에서 하위 단계로 구체화되는 과정을 거칩니다. 설계 규격을 정한 뒤, 전체적인 구조를 잡는 아키텍처 설계, 논리 게이트 수준의 논리회로 설계, 물리적 배치를 결정하는 레이아웃 설계, 이를 구현할 마스크 제작, 최종 칩 제작 순으로 진행됩니다.
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75. 베이스 폭이 3×10-3[cm] 일 때 펀치-슬로 전압Vpt가 7[V]인 PNP 트랜지스터에서 베이스 폭이 6×10-3[cm]으로 증가하면 Vpt는 얼마인가?

  1. 25[V]
  2. 26[V]
  3. 27[V]
  4. 28[V]
(정답률: 55%)
  • 펀치-스루 전압 $V_{pt}$는 베이스 폭 $W$의 제곱에 비례하는 특성을 가집니다.
    ① [기본 공식] $V_{pt2} = V_{pt1} \times (\frac{W_2}{W_1})^2$
    ② [숫자 대입] $V_{pt2} = 7 \times (\frac{6 \times 10^{-3}}{3 \times 10^{-3}})^2$
    ③ [최종 결과] $V_{pt2} = 28\text{ V}$
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76. 다음 사진 식각 공정을 이용한 산화막 식각 공정을 올바른 순서를 나열한 것은?

  1. ㉮(→) ㉯(→) ㉰(→) ㉱(→) ㉲
  2. ㉮(→) ㉰(→) ㉯(→) ㉱(→) ㉲
  3. ㉮(→) ㉱(→) ㉯(→) ㉰(→) ㉲
  4. ㉮(→) ㉱(→) ㉰(→) ㉯(→) ㉲
(정답률: 73%)
  • 포토 리소그래피 공정을 이용한 식각 순서는 감광막을 입히고, 빛을 쏘아 패턴을 만든 뒤, 불필요한 부분을 제거하고 실제 식각을 진행한 후 남은 감광막을 제거하는 순으로 진행됩니다.
    순서: 감광막 도포 $\rightarrow$ 노광 $\rightarrow$ 현상 $\rightarrow$ 산화막 식각 $\rightarrow$ 감광막 제거
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77. 집적회로 구현을 위한 웨이퍼 제조 공정에 해당하지 않은 것은?

  1. 현상 공정
  2. 확산 공정
  3. 박막 공정
  4. 칩 테스팅 공정
(정답률: 75%)
  • 웨이퍼 제조 공정은 반도체 소자를 만들기 위한 기초 단계로, 현상 공정, 확산 공정, 박막 공정 등이 포함됩니다. 반면 칩 테스팅 공정은 제조가 완료된 칩의 불량 여부를 판별하는 후공정 단계에 해당하므로 웨이퍼 제조 공정에 포함되지 않습니다.
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78. MOS 구조의 전계효과 중 게이트 전압 VG가 크게 증가하면 전계의 증가에 의해 산화층과 실리콘의 경계 면에 소수 캐리어인 전자가 모이는 현상은?

  1. 공핍 모드(Depletion mode)
  2. 반전 모드(Inversion mode)
  3. 축적 모드(Accumulation mode)
  4. 바디 바이어스 효과(Body bias effect)
(정답률: 61%)
  • p형 기판에서 게이트 전압 $V_G$가 충분히 증가하면, 표면의 정공이 밀려나고 소수 캐리어인 전자가 모여 n형 채널이 형성되는 반전 모드(Inversion mode)가 발생합니다.
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79. CMOS domino 로직회로를 사용할 때의 특성에 해당되지 않는 것은?

  1. 팬 아웃(fan-out)은 항상 1 이다.
  2. EX-OR 와 같은 회로 구성으로 적합하다.
  3. 인버터를 사용하므로 구동 능력이 늘어난다.
  4. 같은 형태의 논리회로를 연속으로 연결할 수 있다.
(정답률: 61%)
  • 도미노 로직은 기본적으로 단방향 신호 흐름을 가지며, EX-OR와 같이 복잡한 논리 조합이나 피드백이 필요한 회로 구성에는 적합하지 않습니다.
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80. CMOS 디저털 집적회로의 동적 전력소모에 대한 설명 중 옳지 않은 것은?

  1. 전원 전압이 클수록 증가한다.
  2. 동작 주파수가 클수록 감소한다.
  3. 캐패시턴스 성분이 클수록 증가한다.
  4. 전력소모가 크면 동작온도가 증가한다.
(정답률: 50%)
  • CMOS의 동적 전력소모는 동작 주파수가 높을수록(계산 속도가 빠를수록) 스위칭 횟수가 증가하여 전력 소모가 함께 증가합니다.

    오답 노트
    전원 전압, 캐패시턴스 증가: 전력 소모 증가 요인임
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