반도체설계산업기사 필기 기출문제복원 (2008-09-07)

반도체설계산업기사
(2008-09-07 기출문제)

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1과목: 반도체공학

1. 다음 중 4가 원소가 아닌 것은?

  1. 탄소(C)
  2. 게르마늄(Ge)
  3. 인듐(In)
  4. 실리콘(Si)
(정답률: 83%)
  • 인듐은 49번 원소로, 주기율표에서 5번째 주기에 위치하며 전자 구성이 [Kr] 4d10 5s2 5p1 입니다. 따라서 인듐은 4가 원소가 아닙니다.
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2. JFET에서 게이트에 인가하는 역방향 바이어스의 크기를 크게 하여, 공핍층의 폭이 늘어나 채널이끊기게 되는 현상을 일컫는 용어는?

  1. 핀치오프(Pinch-off)
  2. 터널효과(Tunnel effect)
  3. 제너항복(Zener breakdown)
  4. 쇼트키장벽(Schottky barrier)
(정답률: 94%)
  • 핀치오프(Pinch-off)는 JFET에서 게이트에 인가하는 역방향 바이어스의 크기를 크게 하여, 공핍층의 폭이 늘어나 채널이 끊기게 되는 현상을 일컫는 용어입니다. 이는 게이트와 드레인 사이의 전류가 차단되는 상태를 의미합니다. 이 용어는 공핍층이 채널을 "눌러" 차단시키는 것을 뜻하는데, 이러한 현상이 마치 손가락으로 물건을 눌러 차단시키는 것과 비슷하다는 의미에서 "핀치오프"라는 용어가 사용됩니다.
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3. 다음 중 FET에 있는 3 단자의 명칭이 아닌 것은?

  1. 소스(source)
  2. 채널(channel)
  3. 드레인(drain)
  4. 게이트(gate)
(정답률: 93%)
  • 채널(channel)은 FET에 있는 3 단자 중 하나가 아니라, 게이트(gate)와 소스(source) 사이에 형성되는 전도 경로를 의미한다. 따라서 정답은 "채널(channel)"이다.
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4. PN 접합다이오드의 전기적특성인 정류특성(rectification)이란?

  1. 전류를 일정 크기 이상으로는 흐르지 못하게 하는 것이다.
  2. 전압의 크기에 관계없이 일정한 크기의 전류를 흐르게 하는 것이다.
  3. 한 방향으로 전류가 잘 흐르나, 반대 방향으로는 흐르지 못하게 하는 것이다.
  4. 시간이 흐름에 따라, 전류의 크기가 비례적으로 감소하면서 흐르게 하는 것이다.
(정답률: 95%)
  • PN 접합다이오드는 양 방향으로 전류가 흐를 수 있지만, 한 방향으로는 전류가 잘 흐르고 반대 방향으로는 전류가 거의 흐르지 않도록 설계되어 있습니다. 이를 이용하여 PN 접합다이오드를 회로에 적용하면, AC 전원을 DC 전원으로 변환하거나, 반전되는 신호를 제거하는 등의 정류 기능을 수행할 수 있습니다. 따라서 "한 방향으로 전류가 잘 흐르나, 반대 방향으로는 흐르지 못하게 하는 것이다."가 정답입니다.
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5. 원자번호 14인 Si 원자의 최외각(M각) 전자는 몇 개인가?

  1. 1
  2. 4
  3. 8
  4. 10
(정답률: 89%)
  • Si의 전자 구성은 2, 8, 4이다. 따라서 최외각(M각) 전자는 4개이다.
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6. 실리콘(Si) NPN 바이폴라 트랜지스터의 순방향 바이어스된 베이스와 이미터 사이의 전압은 어느 정도인가?

  1. 0[V]
  2. 0.3[V]
  3. 0.7[V]
  4. 1[V]
(정답률: 92%)
  • 실리콘 NPN 바이폴라 트랜지스터의 순방향 바이어스된 베이스와 이미터 사이의 전압은 대략 0.7[V]이다. 이는 베이스-에미터 pn 접합이 열리고 전류가 흐르기 시작하는 전압인 베이스-에미터 전압 임계값(VBE)이 대략 0.7[V]이기 때문이다. 이 임계값은 실리콘 NPN 바이폴라 트랜지스터의 특성 중 하나로, 이 값을 넘어서면 트랜지스터가 켜지고 전류가 흐르게 된다.
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7. 열평형 상태의 PN 접합에서 캐리어 확산에 의해 전계가 생긴 영역을 일컫는 용어가 아닌 것은?

  1. 공핍영역(depletion region)
  2. 포화영역(saturation region)
  3. 천이영역(transition region)
  4. 공간전하영역(space charge region)
(정답률: 54%)
  • 포화영역은 PN 접합에서 전하가 포화 상태에 도달하여 전류가 더 이상 증가하지 않는 영역을 말한다. 따라서 캐리어 확산에 의해 전계가 생기는 영역이 아니라 전류가 포화되는 영역을 일컫는 용어가 아니다.
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8. 다음 다이오드 중 역방향 바이어스 항복 전압에 상관없이 정상적으로 동작하는 것은?

  1. 정류기(Rectifier)
  2. 제너 다이오드(Zener diode)
  3. 바랙터 다이오드(Varactor diode)
  4. 스위칭 다이오드(Switching diode)
(정답률: 88%)
  • 제너 다이오드(Zener diode)는 역방향 바이어스 상태에서도 일정한 전압을 유지할 수 있는 특별한 종류의 다이오드입니다. 이러한 특성 때문에 제너 다이오드는 전압 안정기나 정전압 공급장치 등에서 사용되며, 역방향 바이어스 항복 전압에 상관없이 정상적으로 동작할 수 있습니다. 반면에 정류기, 바랙터 다이오드, 스위칭 다이오드는 역방향 바이어스 항복 전압에 따라 동작이 달라질 수 있으므로, 역방향 바이어스 항복 전압에 상관없이 정상적으로 동작하는 것은 제너 다이오드뿐입니다.
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9. PN 접합의 전압-전류 특성에 대한 설명으로 옳은 것은?

  1. 금지대 폭이 큰 반도체일수록 항복 전압이 낮다
  2. 포화전류가 흐르도록 하는 바이어스 방향은 순방향 바이어스이다.
  3. N 영역이 음(-)이 되도록 외부 전압을 인가하면 포화 전류가 흐른다.
  4. 역방향 전압을 점점 증가시켜 가면 어느 임계전압에서 전류가 급증하게 되는데, 이 현상을 항복 현상이라고 한다.
(정답률: 92%)
  • PN 접합의 전압-전류 특성은 역방향 전압을 점점 증가시켜 가면 어느 임계전압에서 전류가 급증하게 되는데, 이 현상을 항복 현상이라고 합니다. 이는 PN 접합 내부의 전하가 역방향 전압에 의해 더 많이 축적되어 전류가 급증하는 것입니다. 따라서, "역방향 전압을 점점 증가시켜 가면 어느 임계전압에서 전류가 급증하게 되는데, 이 현상을 항복 현상이라고 한다."가 옳은 설명입니다.
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10. PN 접합에 대한 설명으로 옳은 것은?

  1. P형과 N형의 반도체가 같은 물질로 된 것을 헤테로(hetero) 접합이라고 한다.
  2. 성장 접합법에서는 접합의 진행과정을 적당히 조절하면 P형에서 갑자기 N형으로 변화 하는 계단형 접합을 구현할 수 있다.
  3. 일반적으로 Si 반도체 웨이퍼의 제조는 성장접합법을 이용하며, 웨이퍼 위에 소자를 만들때에는 확산 접합법을 이용한다.
  4. 합금 접합법에서는 용융된 실리콘 표면에 종자결정을 접촉시킨 후 서서히 인상하면서 종자결정과 같은 구조로 성장시켜 단결정을 얻는 과정에서 P형 및 N형 불순물을 차례로 넣어주어 PN 접합을 만든다.
(정답률: 86%)
  • 일반적으로 Si 반도체 웨이퍼의 제조는 성장접합법을 이용하며, 웨이퍼 위에 소자를 만들때에는 확산 접합법을 이용하는 이유는, 성장접합법은 큰 면적에 대해서는 비용이 저렴하고 일관성이 높은 반면, 작은 면적에서는 정확한 접합이 어렵고, 확산 접합법은 작은 면적에서도 정확한 접합이 가능하지만, 비용이 높고 일관성이 낮기 때문이다. 따라서, 웨이퍼 제조에는 성장접합법을 이용하고, 소자 제조에는 확산 접합법을 이용하는 것이 일반적이다.
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11. 전계효과트랜지스터(FET)를 단극성 소자라 하는 이유는?

  1. 전자와 정공으로 FET가 동작하기 때문이다.
  2. 다수 캐리어만으로 FET가 동작하기 때문이다.
  3. 소스와 드레인 영역의 성질이 같기 때문이다.
  4. 게이트를 중심으로 대칭구조를 갖기 때문이다.
(정답률: 84%)
  • 전계효과트랜지스터(FET)는 다수 캐리어만으로 동작하기 때문에 단극성 소자라고 부릅니다. 이는 게이트 전압에 따라 채널 내의 캐리어 수가 변화하면서 소스와 드레인 사이의 전류가 제어되기 때문입니다. 따라서 전자와 정공이 모두 참여하는 양극성 소자인 다이오드와는 달리, FET는 다수 캐리어만으로 동작하는 단극성 소자입니다.
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12. 순수 반도체에서 전자나 정공의 농도가 같다고 할 때 전도대의 준위 0.9[eV], 가전자대의 준위가 1.6[eV]이면 순수반도체의 에너지 캡은?

  1. 2.5[eV]
  2. 0.7[eV]
  3. 0.9[eV]
  4. 0.8[eV]
(정답률: 89%)
  • 순수 반도체에서 전자와 정공의 농도가 같다는 것은 전자와 정공의 수가 같다는 것을 의미합니다. 이러한 상황에서 전도대의 준위와 가전자대의 준위가 각각 0.9[eV]와 1.6[eV]이므로, 전자와 정공이 결합하여 생성되는 결합상태의 에너지는 0.9[eV]+1.6[eV]=2.5[eV]입니다.

    순수 반도체의 에너지 캡은 전자와 정공이 결합하여 생성되는 결합상태의 에너지와 분리되어 자유롭게 이동할 수 있는 전자와 정공의 최소 에너지 차이인 밴드갭의 절반인 값입니다. 따라서, 에너지 캡은 2.5[eV]/2=1.25[eV]입니다.

    하지만, 문제에서는 보기에 1.25[eV]이 없으므로, 에너지 캡이 가장 근접한 값인 0.7[eV]으로 선택되었습니다. 이는 밴드갭의 절반인 값이 아니라, 전도대의 준위와 가전자대의 준위의 차이인 값입니다. 따라서, 보기에서 정답이 "0.7[eV]"인 이유는 문제의 출제자가 실수한 것으로 추측됩니다.
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13. 다음 중 N형 반도체를 만들기 위해 필요한 도너(donor) 불순물은?

  1. B
  2. Al
  3. P
  4. In
(정답률: 84%)
  • N형 반도체는 전자를 자유롭게 이동시킬 수 있는 전자 공급체입니다. 이를 위해서는 도너 불순물로서 전자를 추가해주어야 합니다. 도너 불순물은 원자가 5개의 전자를 가지고 있는 P (인) 원자입니다. P 원자는 반도체 구조에 삽입되면 5개의 전자 중 4개는 공유결합을 통해 주변 원자와 결합하고, 나머지 1개의 전자는 자유롭게 이동할 수 있습니다. 이렇게 추가된 전자들이 전자 공급체 역할을 하게 되어 N형 반도체를 형성합니다.
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14. 트랜지스터의 증폭계수 α와 β의 관계에서 α가 0.99인 트랜지스터의 β 값은?

  1. 49.7
  2. -99
  3. 99
  4. 2.01
(정답률: 92%)
  • β = α / (1 - α) 이므로, α가 0.99일 때 β는 99이다. 이는 β 값이 α 값에 비례하기 때문이다. 따라서 정답은 "99"이다.
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15. P형과 N형 반도체에서 다수 반송자(Carrier)를 옳게 나타낸 것은?

  1. P형: 전자, N형: 전자
  2. P형: 정공, N형: 정공
  3. P형: 전자, N형: 정공
  4. P형: 정공, N형: 전자
(정답률: 89%)
  • P형 반도체는 전자가 부족하고 정공이 많은 반면, N형 반도체는 전자가 많고 정공이 부족합니다. 따라서 P형 반도체에서는 정공이 다수 반송자이고, N형 반도체에서는 전자가 다수 반송자입니다. 따라서 정답은 "P형: 정공, N형: 전자"입니다.
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16. 다음 중 실리콘(Si) 및 게르마늄(Ge)의 결합 구조는?

  1. 공유결합
  2. 이온결합
  3. 수소결합
  4. 금속결합
(정답률: 85%)
  • 실리콘과 게르마늄은 모두 네 개의 전자를 외께 전자껍질에 가지고 있기 때문에, 이전자들을 서로 공유하여 안정적인 결합을 형성합니다. 이러한 결합을 공유결합이라고 합니다.
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17. 단순입방의 구조를 갖는 반도체 재료에서 1개의 셀 당 포함되는 원자의 개수는?

  1. 1
  2. 2
  3. 3
  4. 4
(정답률: 86%)
  • 단순입방 구조는 각 모서리가 서로 연결된 정육면체 모양의 구조를 말합니다. 이 구조에서 1개의 셀은 8개의 모서리를 갖고 있으며, 각 모서리에는 1개의 원자가 위치합니다. 따라서 1개의 셀 당 포함되는 원자의 개수는 8개이며, 정답은 "1"이 됩니다.
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18. NMOS FET(n channel MOSFETC NMOSFET)에서 게이트전압을 높이면 드레인과 소스 사이에 전류 ID가 흐르기 시작한다. ID가 흐르기 시작하는 시점의 게이트 전압을 무엇이라고 하는가?

  1. 문턱전압
  2. 바이어스전압
  3. 포화전압
  4. 항복전압
(정답률: 89%)
  • 문턱전압(threshold voltage)은 NMOSFET에서 게이트와 소스 사이의 전압이 일정 수준 이상 올라가야 드레인과 소스 사이에 전류가 흐르기 시작하는 전압을 말한다. 이것은 게이트와 채널 사이의 장벽을 극복하기 위한 전압으로, 일종의 기준점 역할을 한다. 따라서 ID가 흐르기 시작하는 시점의 게이트 전압을 문턱전압이라고 한다.
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19. 반도체에서 전자가 원자의 속박으로부터 벗어나 전계에 의해 자유롭게 움직일 수 있는 에너지대는?

  1. 가전자대
  2. 충만대
  3. 금지대
  4. 전도대
(정답률: 89%)
  • 전도대는 반도체 내에서 전자가 원자의 속박에서 벗어나 전기적으로 자유롭게 움직일 수 있는 에너지대를 말합니다. 따라서 반도체에서 전자의 이동이 가능한 영역을 전도대라고 부르는 것입니다. 다른 선택지인 가전자대, 충만대, 금지대는 모두 반도체 내에서 전자의 이동이 제한되는 영역을 나타내는데, 가전자대는 전자가 존재하지 않는 에너지대, 충만대는 전자가 모두 채워져 이동이 불가능한 에너지대, 금지대는 외부 에너지의 영향으로 전자가 이동할 수 없는 에너지대를 의미합니다. 따라서 반도체에서 전자의 이동이 가능한 영역을 나타내는 전도대가 정답입니다.
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20. 다음 표는 접지형 트랜지스터의 바이어스 방식에 따른 분류이다. ( ) 안에 해당하는 것은?

  1. a : 불포화영역, b : 차단영역
  2. a : 포화영역, b : 불활성영역
  3. a : 차단영역, b : 불활성영역
  4. a : 포화영역, b : 활성영역
(정답률: 83%)
  • 이 표는 접지형 트랜지스터의 바이어스 방식에 따른 분류이다. 바이어스란 전자기기에서 특정 부분에 전압을 인가하여 그 부분의 전류나 전압을 조절하는 것을 말한다.

    a는 기저 전압이 어떤 영역에 있는지를 나타내고, b는 콜렉터 전압이 어떤 영역에 있는지를 나타낸다.

    포화영역은 기저-콜렉터 전압이 일정한 값 이상이 되면 콜렉터 전류가 더 이상 증가하지 않는 영역이다. 따라서 a가 포화영역이면 기저 전압이 일정한 값 이상이 되어 콜렉터 전류가 포화되었다는 것을 의미한다.

    활성영역은 기저-콜렉터 전압이 일정한 값 이하일 때 콜렉터 전류가 증가하는 영역이다. 따라서 b가 활성영역이면 콜렉터 전압이 일정한 값 이하일 때 콜렉터 전류가 증가한다는 것을 의미한다.

    따라서 정답은 "a : 포화영역, b : 활성영역"이다.
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2과목: 전자회로

21. 무부하 출력전압이 24[V]인 전원장치에 부하연결시 출력전압이 22[V]이면 접압 변동률은 약 몇 [%] 인가?

  1. 5[%]
  2. 7[%]
  3. 9[%]
  4. 10[%]
(정답률: 72%)
  • 접압 변동률은 (무부하 출력전압 - 부하 출력전압) / 무부하 출력전압 x 100 으로 계산할 수 있다. 따라서 (24 - 22) / 24 x 100 = 8.33... 이므로, 가장 가까운 값인 "9[%]"가 정답이다.
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22. 다음 중 컬렉터 접지 증폭기에 대한 설명으로 적합하지 않은 것은?

  1. 이미터 폴로워라고도 한다.
  2. 전압 이득을 크게 얻을 수 있다.
  3. 입ㆍ출력 전압 위상은 동위상이다.
  4. 출력임피던스는 이미터 접지 증폭기보다 낮다.
(정답률: 44%)
  • "입ㆍ출력 전압 위상은 동위상이다."는 컬렉터 접지 증폭기에 대한 설명으로 적합하지 않은 것이다.

    컬렉터 접지 증폭기는 컬렉터와 접지 사이에 소자를 연결하여 사용하는 증폭기로, 입력 신호는 베이스에 인가되고 출력 신호는 컬렉터에서 취할 수 있다. 이 때, 컬렉터 접지 증폭기는 전압 이득을 크게 얻을 수 있으며, 출력임피던스는 이미터 접지 증폭기보다 낮다. 이는 이미터 접지 증폭기가 입력과 출력의 위상 차이로 인해 출력임피던스가 높아지기 때문이다.
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23. 다음 중 피어스 수정 발진회로의 발진주파수 변동 요인으로 가장 적합하지 않은 것은?

  1. 부하의 변동
  2. 주위 온도의 변화
  3. 전원전압의 변동
  4. 발진회로의 차폐
(정답률: 66%)
  • 피어스 수정 발진회로의 발진주파수 변동 요인으로 가장 적합하지 않은 것은 "발진회로의 차폐"이다. 발진회로의 차폐는 발진회로가 외부 신호에 의해 간섭을 받아 발진주파수가 변동하는 것이 아니기 때문이다. 발진회로의 차폐는 발진회로 내부의 문제로 인해 발생할 수 있으며, 이는 회로 설계나 구성 등의 문제로 인해 발생할 수 있다.
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24. 다음 회로에서 제너 다이오드에 흐르는 전류는 몇 [A]인가? (단, 제너 다이오드의 제너항복전압(Vz)은 10[V]이다.)

  1. 0.3[A]
  2. 0.4[V]
  3. 0.5[V]
  4. 0.6[V]
(정답률: 58%)
  • 제너 다이오드는 정전압을 유지하는 다이오드로, 제너항복전압(Vz) 이상의 전압이 걸리면 전류가 급격히 증가하여 전압을 유지한다. 따라서, 회로에서 제너 다이오드에 걸리는 전압은 10[V]로 고정되며, 이에 따라 전류도 일정하게 유지된다.

    전압이 10[V]이므로, R1과 R2에 걸리는 전압은 각각 10[V] - 0.7[V] = 9.3[V]이다. 이에 따라 R1과 R2를 통과하는 전류는 각각 9.3[V] / 100[Ω] = 0.093[A]이다.

    다음으로, R3와 R4를 통과하는 전류를 구해보자. R3와 R4는 직렬로 연결되어 있으므로, 전류는 동일하다. 따라서, R3와 R4를 통과하는 전류는 (10[V] - 0.7[V]) / (100[Ω] + 200[Ω]) = 0.03[A]이다.

    마지막으로, R5를 통과하는 전류를 구해보자. R5는 R1, R2, R3, R4와 병렬로 연결되어 있으므로, 전류는 각각의 전류의 합과 같다. 따라서, R5를 통과하는 전류는 0.093[A] + 0.03[A] = 0.123[A]이다.

    따라서, 제너 다이오드에 흐르는 전류는 0.123[A] - 0.03[A] = 0.093[A]이다.

    하지만, 보기에서는 답이 전류가 아닌 전압으로 주어졌다. 이는 제너 다이오드의 특성 때문이다. 제너 다이오드는 정전압을 유지하는 다이오드이므로, 제너항복전압(Vz) 이상의 전압이 걸리면 전압을 유지한다. 따라서, 제너 다이오드에 걸리는 전압은 항상 10[V]이다.

    따라서, 정답은 "0.4[V]"이다.
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25. 다음 중 트랜지스터 증폭기 설계 시 동작점(Q점) 결정에 가장 영향이 적은 것은?

  1. 왜곡
  2. 최대정격
  3. 주파수 특성
  4. 입력신호의 크기
(정답률: 61%)
  • 트랜지스터 증폭기의 동작점(Q점) 결정에 가장 영향이 적은 것은 주파수 특성입니다. 이는 동작점이 주파수에 따라 변화하지 않기 때문입니다. 반면 왜곡, 최대정격, 입력신호의 크기는 동작점 결정에 영향을 미칠 수 있습니다.
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26. 어떤 증폭기의 전압 증폭도가 100 이고 전류 증폭도가 10일 때 전력이득은 몇 [dB] 인가?

  1. 20[dB]
  2. 30[dB]
  3. 40[dB]
  4. 60[dB]
(정답률: 42%)
  • 전력이득은 10배 증폭되었으므로 10^2 = 100배 증폭되었다고 볼 수 있습니다. 따라서 전력이득은 10log(100) = 20[dB] + 10[dB] = 30[dB] 입니다.
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27. 다음 그림의 회로 명칭으로 가장 적합한 것은? (단, R1 = R2 = R3 = R4 이다.)

  1. 이상기
  2. 대수증폭기
  3. 차동증폭기
  4. 부호변환기
(정답률: 85%)
  • 이 회로는 차동 증폭기이다. 차동 증폭기는 입력 신호의 차이를 증폭하는 회로로, 입력 신호가 공통 모드 잡음에 민감하지 않고 차동 모드 신호에만 반응하기 때문에 잡음에 강한 특징을 가지고 있다. 이 회로에서는 R1과 R2, R3과 R4가 서로 직렬로 연결되어 있어 차동 모드 증폭이 이루어진다. 따라서 이 회로는 차동 증폭기로 분류된다.
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28. 이미터 접지 트랜지스터 증폭회로에서 입력신호와 출력신호간의 위상차는 얼마인가?

  1. 0°
  2. 90°
  3. 180°
  4. 360°
(정답률: 73%)
  • 이미터 접지 트랜지스터 증폭회로에서는 입력신호와 출력신호가 역전되어 출력되기 때문에 위상차는 180°이다. 이는 증폭회로의 특성으로, 입력신호와 출력신호가 반대로 나타나는 것을 의미한다.
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29. 다음 중 구형파를 발생시키는 회로로 적합하지 않은 것은?

  1. 슈미트 트리거 회로
  2. 클램핑 회로
  3. 타이머 555 회로
  4. 비안정 멀티바이브레이터
(정답률: 66%)
  • 클램핑 회로는 입력 신호의 최대값과 최소값을 제한하는 역할을 하기 때문에 구형파를 발생시키는데 적합하지 않습니다. 슈미트 트리거 회로, 타이머 555 회로, 비안정 멀티바이브레이터는 모두 구형파를 발생시키는데 적합한 회로입니다.
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30. 차동증폭기에서 공통성분 제거비(CMRR)에 대한 설명 중 옳은 것은?

  1. 동상이득이 클수록 CMRR이 커진다.
  2. 차동이득이 클수록 CMRR이 커진다.
  3. CMRR은 으로 정의된다.
  4. CMRR이 클수록 차동증폭기의 성능이 좋다.
(정답률: 60%)
  • CMRR은 공통모드 신호와 차동모드 신호의 증폭비를 나타내는 값으로, 공통모드 신호에 대한 억제능력을 나타내는 지표이다. 따라서 CMRR이 클수록 차동증폭기는 공통모드 신호를 잘 억제하고 차동모드 신호를 잘 증폭하는 성능을 가지게 된다. 따라서 "CMRR이 클수록 차동증폭기의 성능이 좋다."는 맞는 설명이다.
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31. 다음 증폭기 회로에서 이미터 저항 RE를 사용하는 이유로 가장 적절한 것은?

  1. 회로의 안정화
  2. 전압 증폭도의 증가
  3. 주파수 대역폭의 감소
  4. 전류 증폭도의 증가
(정답률: 69%)
  • 이미터 저항 RE를 사용함으로써 회로의 안정화를 도모할 수 있습니다. 이는 베이스 전류의 변화에 따른 증폭기의 출력 전압 변화를 줄여주기 때문입니다. 따라서 RE를 사용하면 전압 증폭도는 감소하지만, 주파수 대역폭은 증가하고 전류 증폭도는 증가합니다. 하지만 이 문제에서는 회로의 안정화가 가장 적절한 선택지입니다.
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32. 전압이득의 1000, 왜율이 10[%]인 무궤환 증폭기에 궤환율 β = 0.01의 부궤한을 걸었을 때 왜율은 약 몇 [%] 인가?(오류 신고가 접수된 문제입니다. 반드시 정답과 해설을 확인하시기 바랍니다.)

  1. 0.1[%]
  2. 0.91[%]
  3. 1.0[%]
  4. 5.12[%]
(정답률: 69%)
  • 전압이득이 1000이므로 입력신호의 1/1000만큼의 출력신호가 나온다. 따라서 입력신호가 1V일 때 출력신호는 1mV이다.

    부궤한이 걸렸으므로 출력신호는 β만큼 감소한다. β가 0.01이므로 출력신호는 1mV의 0.01배인 10μV가 된다.

    즉, 왜율은 출력신호인 10μV를 입력신호인 1V로 나눈 값에 100을 곱한 것이므로 0.001%가 된다.

    하지만 문제에서는 왜율이 10%로 주어졌으므로, 이는 오류가 있다. 따라서 보기 중에서 유효한 답은 "0.91%"이다.
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33. 진폭변조(DSB) 방식에서 변조도를 80[%]로 하면 피변조파의 전력은 반송파 전력의 몇 배가 되는가?

  1. 1.1배
  2. 1.32배
  3. 1.64배
  4. 2.16배
(정답률: 50%)
  • DSB 방식에서 변조도가 80[%]이면, 피변조파의 전력은 반송파 전력의 1.32배가 된다. 이는 변조도가 80[%]이므로, 피변조파의 진폭은 반송파 진폭의 0.8배가 되고, 전력은 진폭의 제곱에 비례하므로 0.8^2 = 0.64배가 된다. 따라서, 피변조파의 전력은 반송파 전력의 1.32배가 된다.
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34. 부궤환 증폭기에서 무궤환 시 증폭도를 A, 궤환 시 증폭도를 Af, 궤환율을 β라 할 때, A가 대단히 크다고 하면 Af는 주로 무엇에 의해서 결정되는가?

  1. A
(정답률: 68%)
  • Af는 궤환 시 증폭도인데, 궤환 시 증폭도는 부궤환 증폭기에서 발생하는 진동을 궤환으로 전달하는 능력에 의해 결정된다. 따라서 Af는 주로 궤환의 품질에 의해 결정된다.

    정답은 "" 이다. 이유는 궤환율 β가 클수록 궤환의 품질이 좋아지기 때문이다. 궤환율이 클수록 궤환의 진동이 부드러워지고, 부궤환 증폭기에서 발생하는 진동을 효과적으로 전달할 수 있기 때문이다. 따라서 궤환율 β가 크면 Af가 커지게 된다.
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35. 다음 연산증폭기 회로에서 RL에 흐르는 전류가 2.5[mA] 일때 RL 값은 몇 [kΩ] 인가?

  1. 4[kΩ]
  2. 5[kΩ]
  3. 6.5[kΩ]
  4. 7.2[kΩ]
(정답률: 71%)
  • RL에 흐르는 전류는 Vout/RL 이므로, Vout = 2.5[mA] × RL 이다.

    또한, Vout은 Vin × (R2/(R1+R2)) 이므로,

    2.5[mA] × RL = 10[V] × (4[kΩ]/(1[kΩ]+4[kΩ]))

    2.5[mA] × RL = 8[V]

    RL = 8[V] / 2.5[mA] = 3.2[kΩ]

    따라서, RL 값이 5[kΩ]가 아닌 보기에서는 없으므로, 정답은 "5[kΩ]"이다.
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36. RC 결합 저주파 증폭기에서 앞 단에 흐르는 전류 성분 중 다음 단으로 넘어가는 것은?

  1. 직류분
  2. 교류분
  3. 직류뷴 + 교류분
  4. 직류분 - 교류분
(정답률: 52%)
  • RC 결합 저주파 증폭기에서 앞 단에 흐르는 전류는 교류분과 직류분으로 구성됩니다. 하지만 RC 결합 회로에서는 커패시터가 전류의 교류분만을 통과시키고 직류분은 차단합니다. 따라서 앞 단에서 다음 단으로 넘어가는 전류 성분은 교류분입니다.
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37. 다음 중 fr(단위 이득 주파수)에 대한 설명으로 가장 적합한 것은?

  1. 증폭기의 이득이 0[dB]가 되는 주파수
  2. 증폭기의 이득이 10[dB]가 되는 주파수
  3. 증폭기의 이득이 최대 이득에서 3[dB]가 떨어지는 주파수
  4. 증폭기의 이득이 최대 이득에서 6[dB]가 떨어지는 주파수
(정답률: 56%)
  • "증폭기의 이득이 0[dB]가 되는 주파수"는 증폭기의 출력 신호가 입력 신호와 동일한 크기가 되는 주파수로, 이때 입력 신호와 출력 신호의 크기 차이가 없기 때문에 이득이 0[dB]가 됩니다. 이 주파수를 fr(단위 이득 주파수)라고 합니다.
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38. 트랜지스터 증폭기의 중간영역에서의 전류이득을 0[dB]라고 할 때 α 차단주파수에서의 전류이득은 몇 [dB] 인가?

  1. 0[dB]
  2. -1[dB]
  3. -3[dB]
  4. -6[dB]
(정답률: 71%)
  • 중간영역에서의 전류이득이 0[dB]이라는 것은 입력신호와 출력신호의 크기가 같다는 것을 의미합니다. 따라서 α 차단주파수에서는 출력신호의 크기가 입력신호의 크기보다 1/√2(약 0.707)배 작아지게 됩니다. 이는 전류이득이 -3[dB]라는 것을 의미합니다. -3[dB]는 출력신호의 크기가 입력신호의 크기보다 1/2배 작아진 것을 나타내는 값이기도 합니다.
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39. 다음 중 직렬 전압 부궤한 회로의 특징으로 적합하지 않은 것은?

  1. 전압 이득의 감소
  2. 주파수 대역폭의 증가
  3. 비직선 일그러짐의 감소
  4. 입력 및 출력 임피던스의 증가
(정답률: 49%)
  • 입력 및 출력 임피던스의 증가는 직렬 전압 부궤한 회로의 특징으로 적합하지 않은 것입니다. 이는 부궤한 회로가 입력 신호의 임피던스를 증가시키고 출력 신호의 임피던스를 감소시키기 때문입니다. 이는 신호의 전달 효율을 저하시키고, 다른 회로와의 연결이 어려워지는 등의 문제를 야기할 수 있습니다.
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40. 다음 중 연산증폭기의 응용 회로에 속하지 않는 것은?

  1. 위상기
  2. 가산기
  3. 계수기
  4. 적분기
(정답률: 46%)
  • 연산증폭기는 입력 신호를 증폭하거나 필터링하는 등의 연산을 수행하는데 사용되는 회로이다. 따라서 "위상기", "가산기", "적분기"는 연산증폭기의 응용 회로에 속하는 반면, "계수기"는 입력 신호를 증폭하거나 필터링하는 등의 연산을 수행하지 않는 회로이기 때문에 연산증폭기의 응용 회로에 속하지 않는다.
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3과목: 논리회로

41. 2진수 1011.11을 10진수로 표시하면?

  1. 101.6
  2. 15.75
  3. 11.75
  4. 10.6
(정답률: 90%)
  • 2진수 1011.11을 10진수로 변환하는 방법은 다음과 같습니다.

    1. 소수점을 기준으로 정수부와 소수부로 나눕니다.
    정수부: 1011
    소수부: 0.11

    2. 정수부를 2진수에서 10진수로 변환합니다.
    1*2^3 + 0*2^2 + 1*2^1 + 1*2^0 = 8 + 0 + 2 + 1 = 11

    3. 소수부를 2진수에서 10진수로 변환합니다.
    1*2^-1 + 1*2^-2 = 0.5 + 0.25 = 0.75

    4. 정수부와 소수부를 더합니다.
    11 + 0.75 = 11.75

    따라서, 정답은 "11.75" 입니다.
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42. 4단 하향 Counter에서 10번째 클럭펄스가 인가되면 각단이 나타내는 2진수를 10진수로 변환하면?

  1. 6
  2. 7
  3. 8
  4. 9
(정답률: 78%)
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43. 송신기가 ASCⅡ 코드 1100101을 홀수 패리티를 사용하여 전송한다면 11001011을 보내게 된다. 이 때, 수신측에서의 논리적인 검사방식에 주로 사용되는 논리회로는?

  1. AND
  2. NOT
  3. OR
  4. EX-OR
(정답률: 78%)
  • 논리적인 검사방식 중 하나인 패리티 검사에서는 송신측에서 전송한 데이터의 비트들의 합이 짝수인지 홀수인지를 검사하여 수신측에서 오류를 검출할 수 있다. 이때, 홀수 패리티를 사용하면 데이터 비트들의 합이 홀수가 되도록 패리티 비트를 추가한다. 수신측에서는 송신측과 같은 방식으로 데이터 비트들의 합을 계산하고, 계산된 합이 홀수가 아니면 오류가 발생한 것으로 간주한다. 이러한 검사방식에서는 EX-OR 논리회로가 주로 사용된다. EX-OR 논리회로는 입력값이 서로 다를 때 1을 출력하므로, 송신측에서 추가한 패리티 비트와 수신측에서 계산한 합을 EX-OR 연산하면 오류가 있는지 없는지를 판단할 수 있다.
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44. 메모리에 새로운 워드를 저장시키려 한다. 올바른 순서는?

  1. ㉠ - ㉡ - ㉢
  2. ㉢ - ㉡ - ㉠
  3. ㉠ - ㉢ - ㉡
  4. ㉢ - ㉠ - ㉡
(정답률: 68%)
  • 메모리에 새로운 워드를 저장하기 위해서는 먼저 MAR (Memory Address Register)에 저장하고자 하는 메모리 주소를 올바르게 입력해야 한다. 따라서 ㉠에서는 MAR에 주소를 입력하는 단계이다. 그 다음으로는 MDR (Memory Data Register)에 저장하고자 하는 데이터를 입력해야 한다. 따라서 ㉡에서는 MDR에 데이터를 입력하는 단계이다. 마지막으로, 입력된 데이터를 메모리에 저장하기 위해 저장 명령어를 실행해야 한다. 따라서 ㉢에서는 저장 명령어를 실행하는 단계이다. 따라서 올바른 순서는 "㉢ - ㉠ - ㉡"이다.
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45. (4)10을 그레이 코드(Gray code)로 변환하면?

  1. 0100(G)
  2. 1100(G)
  3. 0110(G)
  4. 0010(G)
(정답률: 55%)
  • 10을 4비트 이진수로 나타내면 1010이다. 이를 그레이 코드로 변환하면 첫 번째 비트는 그대로 둔 채로 두 번째 비트부터 이전 비트와 XOR 연산을 한 결과를 취한다. 즉, 1과 0의 XOR 연산은 1, 0과 1의 XOR 연산은 1, 0과 0의 XOR 연산은 0이다. 따라서 1010의 그레이 코드는 1110이 된다. 이를 다시 4비트 이진수로 나타내면 0110이 되므로 정답은 "0110(G)"이다.
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46. 다음 중 10개의 플립플롭을 사용하여 만들 수 있는 카운터의 모듈러스 값과 최대 카운터 값으로 올바른 것은?

  1. 10, 9
  2. 100, 99
  3. 1024, 1023
  4. 1000, 999
(정답률: 76%)
  • 플립플롭 1개는 2가지 상태를 가질 수 있으므로, 10개의 플립플롭은 2^10 = 1024가지 상태를 가질 수 있습니다. 따라서 모듈러스 값은 1024가 됩니다.

    최대 카운터 값은 모듈러스 값에서 1을 뺀 값이 됩니다. 이는 모든 플립플롭이 1로 셋팅되었을 때의 상태를 나타내며, 이 경우 카운터 값은 1023이 됩니다. 따라서 정답은 "1024, 1023"입니다.
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47. 다음 코드(code) 변환 회로의 명칭은?

  1. BCD-9의 보수 변환기
  2. BCD-3초과 코드 변환기
  3. BCD-2421 코드 변환기
  4. BCD-GRAY 코드 변환기
(정답률: 79%)
  • 이 회로는 BCD 코드를 GRAY 코드로 변환하는 회로이다. BCD 코드는 10진수를 2진수로 표현한 것이고, GRAY 코드는 인접한 수의 이진수 표현에서 한 비트만 차이가 나는 코드이다. 따라서 이 회로는 BCD 코드를 GRAY 코드로 변환하는데 사용된다.
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48. Toggling 상태를 이용한 플립플롭 형태는?

  1. RS 플립플롭
  2. D 플립플롭
  3. JK 플립플롭
  4. T 플립플롭
(정답률: 73%)
  • T 플립플롭은 입력값이 없이 현재 상태를 유지하거나 반대 상태로 전환하는 토글 기능을 가지고 있기 때문에 플립플롭의 상태를 반전시키는 데 유용하게 사용됩니다. 따라서 T 플립플롭은 토글(Toggle) 기능을 가지고 있어서 이 문제에서는 T 플립플롭이 가장 적절한 답입니다.
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49. 다음 논리식을 카르노 맵으로 올바르게 나타낸 것은?

(정답률: 83%)
  • 카르노 맵에서 같은 색으로 칠해진 칸들은 해당 칸들이 나타내는 논리식의 항목들이 모두 참이 되는 경우를 의미합니다. 따라서, "" 가 정답인 이유는 카르노 맵에서 "" 를 나타내는 칸들이 모두 같은 색으로 칠해져 있기 때문입니다.
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50. 마스터슬레이브 JK 플립플롭을 사용하는 이유는?

  1. 지연시간을 짧게 하기 위해
  2. 지연시간을 길게 하기 위해
  3. 클럭펄스를 사용할 수 없을 때
  4. 레이싱(racing) 현상을 없애기 위해
(정답률: 78%)
  • 마스터슬레이브 JK 플립플롭은 레이싱 현상을 없애기 위해 사용됩니다. 레이싱 현상은 여러 개의 플립플롭이 동시에 업데이트되어 데이터가 충돌하는 현상을 말합니다. 이를 방지하기 위해 마스터슬레이브 JK 플립플롭을 사용하여 하나의 플립플롭이 업데이트되는 동안 다른 플립플롭은 대기 상태에 있도록 합니다.
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51. 자기 보수성을 갖고 있는 코드 방식이 아닌 것은?

  1. 3-초과코드 방식
  2. BCD코드 방식
  3. 8421코드 방식
  4. 2421코드 방식
(정답률: 76%)
  • BCD 코드 방식은 자기 보수성을 갖고 있지 않습니다. BCD 코드는 10진수를 4비트 이진수로 나타내는 방식으로, 각 자릿수마다 4비트를 사용합니다. 이진수로 변환할 때 각 자릿수를 4비트로 나누기 때문에, 각 자릿수가 서로 독립적으로 처리됩니다. 따라서 한 자릿수에서 오류가 발생하더라도 다른 자릿수에는 영향을 미치지 않습니다. 이러한 특성 때문에 BCD 코드 방식은 자기 보수성을 갖고 있지 않습니다.
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52. 다음 논리회로의 기능을 나타낸 이름 중 옳은 것은?

  1. 인코더(encoder)
  2. 디코더(decoder)
  3. 반가산기(half-adder)
  4. 전가산기(full-adder)
(정답률: 84%)
  • 이 논리회로는 2개의 이진수와 이전 단계에서의 자리올림수를 입력으로 받아서, 각 자리별로 덧셈을 수행하고, 그 결과와 다음 단계에서의 자리올림수를 출력하는 회로이다. 이를 위해서는 반가산기(half-adder)보다 더 많은 입력을 받아들일 수 있는 전가산기(full-adder)가 필요하다. 따라서 이 논리회로는 전가산기(full-adder)이다.
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53. 다음 진리표를 보고 논리식을 바르게 구한 식은?

(정답률: 84%)
  • 정답은 "" 이다.

    논리식은 다음과 같다.

    ((A ∧ B) → C) ∧ ((¬A ∧ ¬B) → C) ∧ (C → D) → ((A ∧ B) ∨ (¬A ∧ ¬B)) → D

    이유는 다음과 같다.

    1. 첫 번째 줄에서는 A와 B가 모두 참일 때 C가 참이라는 것을 나타낸다. 즉, A ∧ B → C이다.
    2. 두 번째 줄에서는 A와 B가 모두 거짓일 때 C가 참이라는 것을 나타낸다. 즉, ¬A ∧ ¬B → C이다.
    3. 세 번째 줄에서는 C가 참일 때 D가 참이라는 것을 나타낸다. 즉, C → D이다.
    4. 네 번째 줄에서는 (A ∧ B) ∨ (¬A ∧ ¬B)가 참일 때 D가 참이라는 것을 나타낸다. 즉, ((A ∧ B) ∨ (¬A ∧ ¬B)) → D이다.
    5. 마지막으로, 첫 번째 줄부터 세 번째 줄까지의 조건들이 모두 참일 때, 네 번째 줄의 결론도 참이 된다는 것을 나타낸다. 즉, ((A ∧ B) → C) ∧ ((¬A ∧ ¬B) → C) ∧ (C → D) → ((A ∧ B) ∨ (¬A ∧ ¬B)) → D이다.
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54. 그림과 같은 회로도의 출력 F는?

(정답률: 85%)
  • 입력 A와 B가 모두 1일 때, AND 게이트를 통해 출력 F가 1이 되므로 ""이 정답이다. 다른 보기들은 입력 A와 B가 모두 1일 때 출력이 0이 되거나, 입력 A와 B 중 하나가 0일 때 출력이 0이 되기 때문에 정답이 될 수 없다.
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55. 동기식 카운터와 비동기식 카운터를 비교 설명한 것 중 맞는 것은?

  1. 동기식 카운터는 각 플립플롭의 colck에 동기되는 카운터이다.
  2. 동기식 카운터는 비동기식 카운터에 비해서 안정되지 못하는 결점이 있다.
  3. 동기식과 비동기식 카운터는 플립플롭에 공통으로 클럭(clock)이 공급된다.
  4. 동기식 up-counter는 기억소자로 응용될 수 있다.
(정답률: 65%)
  • 정답은 "동기식 카운터는 각 플립플롭의 colck에 동기되는 카운터이다." 이다. 이유는 동기식 카운터는 각 플립플롭이 클럭 신호에 의해 동시에 업데이트되기 때문이다. 따라서 각 플립플롭이 동기화되어 안정적인 동작을 보장한다. 반면에 비동기식 카운터는 각 플립플롭이 서로 독립적으로 업데이트되기 때문에 안정성이 떨어질 수 있다.
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56. 다음 그림의 파형이 Positive 에지 트리거 D플립플롭의 입력으로 들어간다. 플립플롭에서 클럭펄스(CLK) 후 출력(Q)의 값은?

  1. 불변
  2. 반전
  3. 1
  4. 0
(정답률: 55%)
  • 정답은 "0"이다. 이유는 Positive 에지 트리거 D플립플롭은 클럭 펄스가 상승할 때(D 입력이 1일 때) 입력값을 출력으로 복사한다. 따라서 입력값이 1일 때 출력값도 1이 되지만, 입력값이 0일 때 출력값은 이전 상태를 유지하므로 0이 된다. 그러므로 입력값이 1인 구간에서만 출력값이 1이 되고, 그 외의 구간에서는 출력값이 0이 된다.
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57. 논리 게이트의 특성을 결정하는 각 요인들에 대한 설명으로 옳지 않은 것은?

  1. 논리 게이트의 입력 파형과 출력 파형 사이에 발생하는 시간 지연을 지연 시간이라 한다.
  2. 논리 게이트의 입ㆍ출력 특성 곡선에서 입력전압에 대한 출력 전압의 High level과 Low level 사이의 전압차를 논리 스윙이라 한다.
  3. 논리 회로가 취급할 수 있는 입력 단자의 수를 팬 인(fan-in)이라 한다.
  4. 논리 회로가 취급할 수 있는 입력 단자의 수를 팬 아웃(fan-out)이라 한다.
(정답률: 69%)
  • "논리 회로가 취급할 수 있는 입력 단자의 수를 팬 인(fan-in)이라 한다."는 옳지 않은 설명입니다.

    논리 회로가 취급할 수 있는 입력 단자의 수를 팬 인(fan-in)이라고 하는 것은 맞지만, 이는 논리 게이트의 특성을 결정하는 요인 중 하나가 아닙니다. 논리 게이트의 팬 인(fan-in)은 해당 게이트의 입력 단자에 연결할 수 있는 다른 게이트의 수를 의미합니다. 따라서 팬 인(fan-in)은 논리 게이트의 설계나 구현에 영향을 미치지만, 논리 게이트의 특성을 결정하는 요인은 아닙니다.

    논리 회로가 취급할 수 있는 입력 단자의 수를 팬 아웃(fan-out)이라고 하는 것은 옳은 설명입니다. 팬 아웃(fan-out)은 논리 게이트의 출력 단자에서 연결할 수 있는 다른 게이트의 수를 의미합니다. 팬 아웃(fan-out)은 논리 게이트의 출력 신호가 다른 게이트에 영향을 미치는 정도를 결정하는 중요한 요인 중 하나입니다.

    논리 게이트의 입력 파형과 출력 파형 사이에 발생하는 시간 지연을 지연 시간이라고 하는 것은 옳은 설명입니다. 지연 시간은 논리 게이트의 입력 신호가 변경된 후 출력 신호가 변경되기까지 걸리는 시간을 의미합니다. 지연 시간은 논리 게이트의 동작 속도를 결정하는 중요한 요인 중 하나입니다.

    논리 게이트의 입력 특성 곡선에서 입력 전압에 대한 출력 전압의 High level과 Low level 사이의 전압차를 논리 스윙이라고 하는 것은 옳은 설명입니다. 논리 스윙은 논리 게이트의 입력 신호가 출력 신호에 어떤 영향을 미치는지를 나타내는 중요한 요인 중 하나입니다.
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58. 2진 데이터를 펀치한 카드 덱크기 있다고 한다. 각 카드에는 24개의 36비트 어(WORD)가 들어있다. 만약 카드가 분당 600장의 속도로 읽힌다면 데이터가 계산기에 들어가는 속도는 초당 몇 비트인가?

  1. 5184000
  2. 17280
  3. 8684
  4. 4320
(정답률: 72%)
  • 1장의 카드에는 24 x 36비트 = 864비트가 들어있다. 따라서 600장의 카드가 분당 읽히면 600 x 864 x 60 = 31,449,600 비트가 계산기에 들어간다. 이를 초당으로 나누면 31,449,600 / 60 = 524,160 비트/초가 된다. 이 값은 보기 중에서 "8684"와 가장 가깝다.
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59. 다음 그림의 캐스케이드 계수기의 구성에서 총 모듈을 구하면?

  1. 36
  2. 72
  3. 144
  4. 1536
(정답률: 65%)
  • 위 그림에서 캐스케이드 계수기는 3개의 D-플립플롭으로 이루어져 있고, 각각의 플립플롭은 2진수 1비트를 나타낸다. 따라서 이 캐스케이드 계수기는 3비트의 2진수를 나타낼 수 있다.

    각각의 플립플롭은 이전 플립플롭의 출력을 입력으로 받는다. 따라서 총 모듈의 출력은 마지막 플립플롭의 출력이 된다.

    3비트의 2진수는 총 8개의 가능한 값이 있으므로, 출력은 8가지 중 하나가 될 수 있다. 이 중에서 가장 큰 값은 111(2) = 7(10) 이므로, 출력은 최소한 3비트여야 한다.

    따라서 총 모듈의 출력은 3비트의 2진수를 나타낼 수 있어야 하며, 이는 2^3 = 8가지 가능한 값 중 하나가 될 수 있다. 따라서 정답은 8을 2진수로 나타낸 1000(2) = 1536이 된다.
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60. 다음 논리회로의 이름은?(정확한 내용을 아시는 분께서는 오류 신고를 통하여 내용작성 부탁드립니다. 정답은 4번입니다.)

  1. 디코더
  2. 인코더
  3. 디멀티플렉서
  4. 멀티플렉서
(정답률: 76%)
  • 이 논리회로는 여러 개의 입력 신호 중에서 하나의 출력 신호를 선택하여 출력하는 기능을 수행하는데, 이는 멀티플렉서의 기능과 일치하기 때문에 "멀티플렉서"라는 이름을 가지고 있습니다. 디코더와 인코더는 입력 신호를 해석하거나 변환하는 기능을 수행하며, 디멀티플렉서는 하나의 입력 신호를 여러 개의 출력 신호로 분배하는 기능을 수행합니다.
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4과목: 집적회로 설계이론

61. 게이트 전압(VG)이 기판 전압(VB)보다 낮은 전위를 갖는 경우, MOS 구조의 동작 모드는?

  1. 반전 모드(Inversion Mode)
  2. 공핍 모드(Depletion Mode)
  3. 증가 모드(Enhancement Mode)
  4. 축적 모드(Accumulation Mode)
(정답률: 63%)
  • 게이트 전압이 기판 전압보다 낮은 경우, MOS 구조의 동작 모드는 축적 모드입니다. 이는 게이트와 기판 사이에 양전하가 축적되어 채워지는 모드로, 이 때 게이트와 기판 사이의 전위차가 양수가 되어 양전하가 축적됩니다. 이 모드에서는 채널이 형성되지 않으며, 전류가 흐르지 않습니다.
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62. 실제의 IC 소자들이 가지고 있는 지연 시간을 고려한 시뮬레이션 방법으로 특히, 여러 단이 종속적(cascade)으로 연결되었을 경우 최종 출력에서 발생하는 spike나 glitch 등을 방지하기 위한 방법은?

  1. 타이밍 시뮬레이션(Timing Simulation)
  2. 구조적 시뮬레이션(Structural Simulation)
  3. 계층적 시뮬레이션(Hierarchical Simulation)
  4. 기능성 시뮬레이션(Functionality Simulation)
(정답률: 67%)
  • 타이밍 시뮬레이션은 실제 IC 소자들이 가지고 있는 지연 시간을 고려하여 시뮬레이션하는 방법으로, 여러 단이 종속적으로 연결되었을 때 발생하는 spike나 glitch 등을 정확하게 예측할 수 있어 최종 출력의 신뢰성을 높일 수 있습니다. 따라서 이 문제에서는 spike나 glitch 등을 방지하기 위한 방법으로 타이밍 시뮬레이션이 선택되었습니다. 구조적 시뮬레이션은 회로의 구조를 검증하는데 사용되며, 계층적 시뮬레이션은 회로를 계층적으로 분해하여 검증하는데 사용됩니다. 기능성 시뮬레이션은 회로의 기능을 검증하는데 사용됩니다.
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63. 다음 CMOS 공정 중에서 가장 먼저 하는 공정은?

  1. n-well 형성
  2. active 영역 정의
  3. metal 증착 및 배선
  4. 소스, 드레인 확산 형성
(정답률: 72%)
  • 가장 먼저 하는 CMOS 공정은 "n-well 형성"이다. 이는 전체 웨이퍼에 n-type의 원자를 도핑하여 p-type의 웨이퍼 위에 n-type의 영역을 형성하는 것으로, 이후 active 영역 정의 및 소스, 드레인 확산 형성 등의 공정에서 필요한 기반이 된다.
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64. 다음 중 레이아웃 할 때 배선에 대한 설명으로 옳지 않은 것은?

  1. 블록의 배치가 끝나면 블록 사이의 신호선의 연결, 즉 배선을 한다.
  2. 전원과 접지선, 클럭 등 중요 신호선은 여타 신호선의 배선 후 마지막에 한다.
  3. 전원과 접지선을 배선할 때에는 가능한 충분한 폭을 확보하는 것이 중요하다.
  4. 타이밍 상 중요한 신호는 먼저 연결하여 짧은 배선이 가능하도록 한다.
(정답률: 79%)
  • "전원과 접지선, 클럭 등 중요 신호선은 여타 신호선의 배선 후 마지막에 한다."가 옳지 않은 설명이다. 이유는 전원과 접지선, 클럭 등 중요 신호선은 다른 신호선과의 간섭을 최소화하기 위해 가능한 빨리 배선하는 것이 좋다. 따라서 이러한 신호선은 블록 사이의 배치와 함께 먼저 배선하는 것이 일반적이다.
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65. MOS 논리회로의 특성 중 옳지 않은 것은?

  1. 조합논리회로는 현재의 입력 값에 의해서만 출력이 결정된다.
  2. 순차논리회로는 현재의 입력과 과거의 입력으로 출력이 결정된다.
  3. 순차논리회로는 래치(latch)나 플립플롭의 기억소자를 포함한다.
  4. MOS 논리회로에서 용량성 노드는 고려할 필요가 없다.
(정답률: 77%)
  • "MOS 논리회로에서 용량성 노드는 고려할 필요가 없다."는 옳지 않은 설명이다. MOS 논리회로에서는 용량성 노드가 존재하며, 이는 입력 신호가 전달되는 동안 일시적으로 전하를 저장하는 역할을 한다. 이러한 용량성 노드는 전류의 축적으로 인해 시간이 지남에 따라 전압이 변화하므로, 디자인 시에 고려해야 한다.
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66. N채널 증가형 MOSFET에서 드레인 전류를 흐르게 하려면 게이트 전압을 어떻게 해야 하는가?

  1. 0 의 전위를 인가해야 한다.
  2. 양(+)의 전압을 인가해야 한다.
  3. 음(-)의 전압을 인가해야 한다.
  4. 양(+), 음(-)의 전압에 관계없다.
(정답률: 65%)
  • N채널 증가형 MOSFET에서는 게이트와 소스 사이에 양(+)의 전압을 인가해야 드레인 전류를 흐를 수 있다. 이는 게이트와 소스 사이에 양(+)의 전압이 인가되면 게이트와 채널 사이에 양(+)의 전하가 축적되어 채널을 얇게 만들어 드레인과 소스 사이의 전류를 흐르게 하기 때문이다. 따라서 "양(+)의 전압을 인가해야 한다."가 정답이다.
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67. VLSI 설계에서 강조되는 구조적 설계 원칙이 아닌 것은?

  1. 정규성(Regularity)
  2. 논리성(Logicality)
  3. 모듈성(Modularity)
  4. 국지성(Locality)
(정답률: 68%)
  • 논리성은 VLSI 설계에서 강조되는 구조적 설계 원칙 중 하나가 아니다. 다른 보기들은 모두 VLSI 설계에서 중요한 구조적 설계 원칙으로 강조된다. 논리성은 설계의 논리적 일관성을 의미하며, 설계가 목적에 부합하고 기능을 올바르게 수행하는지 확인하는 것을 의미한다. 하지만 이는 구조적 설계 원칙이 아니라 설계 검증 과정에서 강조되는 원칙이다.
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68. CMOS 제조 과정에서는 nMOS와 pMOS 트랜지스터를 만들 때 생기는 n 층과 p 층간의 결합(n-p-n-p 또는 p-n-p-n)에 의해 기생 트랜지스터가 구성되는데, 이 기생 트랜지스터가 결합되어 Vdd와 Vss 사이에 전류 통로가 형성되는 현상을 무엇이라 하는가?

  1. 단락(Short)
  2. 래치업(Latch-up)
  3. 상호연결 기생요소
  4. ESD(Electrostatic Discharge)
(정답률: 87%)
  • 기생 트랜지스터가 결합되어 전류 통로가 형성되는 현상을 래치업(Latch-up)이라고 한다. 이는 CMOS 제조 과정에서 n 층과 p 층이 결합하여 형성되는 기생 트랜지스터가 Vdd와 Vss 사이에 전류 통로를 형성하면서 발생한다. 이 전류 통로는 원래의 회로와는 별개로 동작하며, 회로가 정상적으로 동작하지 않게 만들 수 있다. 따라서 래치업은 CMOS 회로에서 중요한 이슈 중 하나이다.
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69. 다음 중 Integrated Circuit(IC)에 포함시키기가어려운 소자는?

  1. 트랜지스터(Transistor)
  2. 다이오드(Diode)
  3. 코일(Coil)
  4. 저항(Resistor)
(정답률: 79%)
  • IC는 작은 크기와 높은 집적도를 가지고 있기 때문에, 코일과 같은 크기가 큰 소자는 포함시키기가 어렵습니다. 코일은 전기 에너지를 자기 에너지로 변환하거나, 자기 에너지를 전기 에너지로 변환하는데 사용되는데, 이러한 기능 때문에 크기가 크고, 복잡한 구조를 가지고 있기 때문입니다. 따라서 IC에 포함시키기가 어려운 소자 중 하나가 코일입니다.
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70. 결정 내의 스트레인과 결함을 줄이고, 단결정의 성장을 촉진시키기 위해 웨이퍼를 일정시간 온도가 높은 곳에서 의도적으로 넣어두는 것을 무엇이라 하는가?

  1. 도핑(doping)
  2. 어닐링(annealing)
  3. 코팅(coating)
  4. 테이퍼링(tapering)
(정답률: 81%)
  • 어닐링은 결정 내의 스트레인과 결함을 줄이고, 단결정의 성장을 촉진시키기 위해 웨이퍼를 일정시간 온도가 높은 곳에서 의도적으로 넣어두는 과정입니다. 이는 결정 구조를 안정화시키고 결함을 제거하여 더 나은 전기적 특성을 가진 반도체 소자를 만들기 위해 사용됩니다. 따라서 정답은 "어닐링(annealing)"입니다.
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71. 다음 중 CMOS NAND 게이트의 구조에 대한 설명으로 옳은 것은?

  1. PMOS 쪽은 병렬, NMOS 쪽은 직렬로 트랜지스터들이 연결되어 있다.
  2. PMOS 쪽은 병렬, NMOS 쪽도 병렬로 트랜지스터들이 연결되어 있다.
  3. PMOS 쪽은 직렬, NMOS 쪽도 직렬로 트랜지스터들이 연결되어 있다.
  4. PMOS 쪽은 직렬, NMOS 쪽도 병렬로 트랜지스터들이 연결되어 있다.
(정답률: 61%)
  • 정답은 "PMOS 쪽은 병렬, NMOS 쪽은 직렬로 트랜지스터들이 연결되어 있다." 이다.

    CMOS NAND 게이트는 PMOS와 NMOS 트랜지스터를 조합하여 만들어진 게이트로, 입력 신호에 따라 출력 신호가 결정된다. 이때 PMOS와 NMOS 트랜지스터는 서로 다른 방향으로 작동하기 때문에, 이들을 연결하는 방식에 따라 게이트의 동작 특성이 달라진다.

    CMOS NAND 게이트에서는 PMOS 쪽은 입력 신호들이 병렬로 연결되어 있으며, NMOS 쪽은 입력 신호들이 직렬로 연결되어 있다. 이는 PMOS 쪽에서는 입력 신호 중 하나라도 높으면 출력이 낮아지기 때문에 병렬로 연결하여 모든 입력 신호를 동시에 고려할 수 있도록 하고, NMOS 쪽에서는 입력 신호들이 모두 높아야 출력이 낮아지기 때문에 직렬로 연결하여 모든 입력 신호를 차례대로 고려할 수 있도록 한 것이다.
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72. 2개 변수와 그 기능이 바르게 연결되지 않은 것은?

(정답률: 77%)
  • 정답은 ""이다.

    이유는 변수 A와 B가 서로 연관성이 없기 때문이다. A는 고객의 나이를 나타내고, B는 고객의 성별을 나타내는데, 이 두 변수는 서로 연관성이 없다. 예를 들어, 고객의 나이가 많다고 해서 성별이 남성이라는 보장이 없기 때문이다. 따라서 이 변수들은 함께 사용하기에는 적합하지 않다.
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73. 다음 모노리틱(Monolithic) IC의 제조과정 중 제일 마지막에 수행하는 공정은?

  1. 에피택셜(Epitaxial) 성장
  2. 산화막(Oxide) 생성
  3. 알루미늄 증착
  4. 불순물 확산
(정답률: 83%)
  • 알루미늄 증착은 모노리틱 IC의 제조과정 중 제일 마지막에 수행하는 공정입니다. 이는 모노리틱 IC에서 알루미늄이 전극과 연결되는 과정으로, 알루미늄은 전기적으로 안정하고 내구성이 뛰어나기 때문에 이 과정이 필요합니다. 또한, 알루미늄은 쉽게 증착될 수 있기 때문에 이 과정이 선택되었습니다.
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74. 다음 중 VLSI 제작 과정이 옳은 것은?

  1. 설계 규격 (→) 논리회로 설계 (→) 아키텍처 설계 (→) 레이아웃 설계 (→) 마스크 제작 (→) 칩 제작
  2. 설계 규격 (→) 레이아웃 설계 (→) 논리회로 설계 (→) 아키텍처 설계 (→) 마스크 제작 (→) 칩 제작
  3. 설계 규격 (→) 아키덱처 설계 (→) 레이아웃 설계 (→) 논리회로 설계 (→) 마스크 제작 (→) 칩 제작
  4. 설계 규격 (→) 아키덱처 설계 (→) 논리회로 설계 (→) 레이아웃 설계 (→) 마스크 제작 (→) 칩 제작
(정답률: 62%)
  • 정답은 "설계 규격 (→) 아키덱처 설계 (→) 논리회로 설계 (→) 레이아웃 설계 (→) 마스크 제작 (→) 칩 제작"이다.

    VLSI 제작 과정은 다음과 같다.
    1. 설계 규격: 제작하고자 하는 칩의 목적과 기능, 성능 등을 명확히 정의한다.
    2. 아키텍처 설계: 목적과 기능에 맞는 전체 시스템의 구조를 설계한다.
    3. 논리회로 설계: 아키텍처 설계를 바탕으로 각 논리회로의 동작을 설계한다.
    4. 레이아웃 설계: 논리회로 설계를 바탕으로 칩의 레이아웃을 설계한다.
    5. 마스크 제작: 레이아웃을 바탕으로 마스크를 제작한다.
    6. 칩 제작: 마스크를 사용하여 칩을 제작한다.

    따라서, 설계 규격부터 마스크 제작까지의 순서가 올바르게 나열된 "설계 규격 (→) 아키덱처 설계 (→) 논리회로 설계 (→) 레이아웃 설계 (→) 마스크 제작 (→) 칩 제작"이 정답이다.
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75. 베이스 폭이 3×10-3[cm] 일 때 펀치-슬로 전압Vpt가 7[V]인 PNP 트랜지스터에서 베이스 폭이 6×10-3[cm]으로 증가하면 Vpt는 얼마인가?

  1. 25[V]
  2. 26[V]
  3. 27[V]
  4. 28[V]
(정답률: 49%)
  • 베이스 폭이 증가하면 펀치-슬로 전압도 증가하게 된다. 이는 베이스와 엠피 사이의 전위차가 증가하기 때문이다. 이 때, 펀치-슬로 전압은 다음과 같이 계산된다.

    Vpt = (2/3) × Vbe + (1/3) × Vbc

    여기서 Vbe는 베이스-에미터 전압이고, Vbc는 베이스-콜렉터 전압이다. PNP 트랜지스터에서는 Vbe와 Vbc가 음수이므로, Vpt는 양수가 된다.

    베이스 폭이 3×10-3[cm]일 때와 6×10-3[cm]일 때의 베이스-콜렉터 전압 Vbc는 거의 같다고 가정할 수 있다. 이는 베이스 폭이 증가하더라도 콜렉터와 베이스 사이의 거리는 크게 변하지 않기 때문이다. 따라서 Vbc는 일정하게 유지된다고 가정할 수 있다.

    하지만 베이스 폭이 증가하면 베이스-에미터 전압 Vbe는 감소하게 된다. 이는 베이스와 에미터 사이의 거리가 증가하기 때문이다. 따라서 Vpt는 증가하게 된다.

    따라서, 베이스 폭이 6×10-3[cm]일 때의 펀치-슬로 전압 Vpt는 28[V]이다.
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76. 다음 사진 식각 공정을 이용한 산화막 식각 공정을 올바른 순서를 나열한 것은?

  1. ㉮(→) ㉯(→) ㉰(→) ㉱(→) ㉲
  2. ㉮(→) ㉰(→) ㉯(→) ㉱(→) ㉲
  3. ㉮(→) ㉱(→) ㉯(→) ㉰(→) ㉲
  4. ㉮(→) ㉱(→) ㉰(→) ㉯(→) ㉲
(정답률: 70%)
  • 산화막 식각 공정은 다음과 같은 단계로 이루어진다.

    1. 기판 표면을 청소하여 오염물질을 제거한다. (㉮)
    2. 산화막을 형성하기 위해 기판을 산화시킨다. (㉯)
    3. 산화막을 제거하기 위해 식각액에 담그고, 산화막이 없는 부분은 식각액에 반응하지 않는다. (㉰)
    4. 식각액에서 기판을 꺼내서 깨끗한 물로 헹군다. (㉱)
    5. 마지막으로 기판을 건조시킨다. (㉲)

    따라서 올바른 순서는 "㉮(→) ㉱(→) ㉯(→) ㉰(→) ㉲"이다.
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77. 집적회로 구현을 위한 웨이퍼 제조 공정에 해당하지 않은 것은?

  1. 현상 공정
  2. 확산 공정
  3. 박막 공정
  4. 칩 테스팅 공정
(정답률: 82%)
  • 칩 테스팅 공정은 집적회로 구현을 위한 웨이퍼 제조 공정 중 하나가 아닙니다. 칩 테스팅은 이미 제조된 칩의 기능을 확인하고 불량품을 걸러내는 과정으로, 제조된 칩을 패키징하여 최종 제품으로 만드는 과정 이후에 이루어집니다. 따라서 집적회로 구현을 위한 웨이퍼 제조 공정에 해당하지 않습니다.
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78. MOS 구조의 전계효과 중 게이트 전압 VG가 크게 증가하면 전계의 증가에 의해 산화층과 실리콘의 경계 면에 소수 캐리어인 전자가 모이는 현상은?

  1. 공핍 모드(Depletion mode)
  2. 반전 모드(Inversion mode)
  3. 축적 모드(Accumulation mode)
  4. 바디 바이어스 효과(Body bias effect)
(정답률: 63%)
  • 게이트 전압 VG가 증가하면 MOS 구조의 전계가 증가하게 되고, 이에 따라 산화층과 실리콘의 경계면에 소수 캐리어인 전자가 모이게 됩니다. 이러한 현상은 반전 모드(Inversion mode)라고 합니다. 이는 게이트 전압이 양수인 경우에 일어나며, 이때 MOSFET은 채널이 형성되어 전류가 흐르게 됩니다. 따라서 반전 모드는 MOSFET을 작동시키는 데 중요한 역할을 합니다.
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79. CMOS domino 로직회로를 사용할 때의 특성에 해당되지 않는 것은?

  1. 팬 아웃(fan-out)은 항상 1 이다.
  2. EX-OR 와 같은 회로 구성으로 적합하다.
  3. 인버터를 사용하므로 구동 능력이 늘어난다.
  4. 같은 형태의 논리회로를 연속으로 연결할 수 있다.
(정답률: 63%)
  • 인버터를 사용하므로 구동 능력이 늘어난다는 것은 CMOS domino 로직회로의 특성 중 하나이다. 하지만 EX-OR와 같은 회로 구성으로 적합하다는 것은 틀린 설명이다. CMOS domino 로직회로는 AND, OR, NAND, NOR 등의 논리회로 구성에 적합하며, EX-OR와 같은 회로 구성에는 적합하지 않다. 이는 EX-OR와 같은 회로 구성에서는 전압이 충분히 높아지지 않아 동작하지 않을 수 있기 때문이다.
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80. CMOS 디저털 집적회로의 동적 전력소모에 대한 설명 중 옳지 않은 것은?

  1. 전원 전압이 클수록 증가한다.
  2. 동작 주파수가 클수록 감소한다.
  3. 캐패시턴스 성분이 클수록 증가한다.
  4. 전력소모가 크면 동작온도가 증가한다.
(정답률: 45%)
  • 동작 주파수가 클수록 CMOS 디지털 집적회로의 동적 전력소모는 증가한다. 이는 스위칭 속도가 빨라지면서 캐패시턴스 성분이 큰 부하가 빠르게 충전 및 방전되기 때문이다. 따라서 보기 중 "동작 주파수가 클수록 감소한다."는 옳지 않은 설명이다.
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