반도체커스텀레이아웃산업기사 필기 기출문제복원 (2011-10-02)

반도체커스텀레이아웃산업기사 2011-10-02 필기 기출문제 해설

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반도체커스텀레이아웃산업기사
(2011-10-02 기출문제)

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1과목: 반도체공학

1. PN 접합의 전압-전류 특성에 대한 설명으로 옳은 것은?

  1. 금지대 폭이 큰 반도체일수록 항복 전압이 낮다.
  2. 포화전류가 흐르도록 하는 바이어스 방향은 순방향 바이어스이다.
  3. N 영역이 음(-)이 되도록 외부 전압을 인가하면 포화전류가 흐른다.
  4. 역방향 전압을 점점 증가시켜 가면 어느 임계전압에서 전류가 급증하게 되는데 이 현상을 항복 현상이라고 한다.
(정답률: 81%)
  • 역방향 바이어스 상태에서 전압을 계속 높이면, 강한 전계에 의해 전자-정공 쌍이 급격히 생성되어 전류가 폭발적으로 증가하는 항복 현상이 발생합니다.

    오답 노트
    금지대 폭이 클수록 항복 전압은 높아집니다.
    포화전류는 역방향 바이어스 시 흐릅니다.
    N 영역이 음(-)이 되는 것은 역방향 바이어스이며, 이때 포화전류가 흐릅니다.
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2. PNP 트랜지스터가 활성영역에서 동작하는 경우는?

  1. 컬렉터-베이스, 이미터-베이스 접합이 모두 순방향 바이어스 상태
  2. 컬렉터-베이서, 이미터-베이스 접합이 모두 역방향 바이어스 상태
  3. 컬렉터-베이스 접합이 역방향 바이어스, 이미터- 베이스 접합이 순방향 바이어스 상태
  4. 컬렉터-베이스 접합이 역방향 바이어스, 이미터- 베이스 접합이 역방향 바이어스 상태
(정답률: 70%)
  • 트랜지스터가 활성영역(Active Region)에서 증폭 작용을 하기 위해서는 이미터-베이스 접합은 순방향 바이어스, 컬렉터-베이스 접합은 역방향 바이어스 상태여야 합니다.
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3. 과대전류에 대한 보호용으로 사용되는 다이오드는?

  1. 제너다이오드
  2. 터널다이오드
  3. 리드다이오드
  4. 본드형다이오드
(정답률: 86%)
  • 제너다이오드는 항복 전압을 이용하여 일정 전압을 유지하는 특성이 있어, 과전압 및 과전류로부터 회로를 보호하는 정전압 회로에 사용됩니다.
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4. 반도체에서 전자가 원자의 속박으로부터 벗어나 전계에 의해 자유롭게 움직일 수 있는 에너지대는?

  1. 가전자대
  2. 충만대
  3. 금지대
  4. 전도대
(정답률: 85%)
  • 반도체에서 전자가 에너지를 얻어 가전자대에서 금지대를 넘어 전계에 의해 자유롭게 이동하며 전류를 흐르게 할 수 있는 에너지 영역을 전도대라고 합니다.

    오답 노트
    가전자대: 전자가 원자에 속박되어 있는 에너지대
    금지대: 전자가 존재할 수 없는 에너지 간격
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5. MOSFET의 설명으로 거리가 먼 것은?

  1. 전력소모가 많은 트랜지스터이다.
  2. VDS을 증가시키면 채널의 폭이 두꺼워져 드레인 lD가 증가한다.
  3. 드레인-소스간에 역방향 전압 VDS을 공급하면 드레인 전류 Ie가 흐른다.
  4. 게이트-소스간에 순방향 전입 VDS을 공급하면 드레인과 소스 사이에 채널이 형성된다.
(정답률: 72%)
  • MOSFET은 BJT(접합형 트랜지스터)에 비해 입력 임피던스가 매우 높고 전력 소모가 매우 적은 것이 특징입니다.

    오답 노트
    전력소모가 많은 트랜지스터이다: BJT보다 전력 소모가 훨씬 적습니다.
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6. 다음 중 Si의 기본 격자구조로 올바른 것은?

  1. 단순입방형 구조
  2. 다이아몬드형 격자 구조
  3. 세심입방형 구조
  4. 원추입방형 구조
(정답률: 84%)
  • 실리콘(Si)은 4가 원소로, 각 원자가 4개의 공유 결합을 형성하여 입체적인 다이아몬드형 격자 구조를 이룹니다.
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7. NPN 바이폴리 트랜지스터의 3가지 영역을 분순물의 도핑농도 크기가 큰 순서대로 나열한 것은?

  1. 이미터 > 베이스 > 컬렉터
  2. 이미터 > 컬렉터 > 베이스
  3. 컬렉터 > 이미터 > 베이스
  4. 컬렉터 > 베이스 > 이미터
(정답률: 70%)
  • BJT의 효율적인 동작을 위해 이미터는 전하 주입을 극대화하도록 가장 높게 도핑하고, 베이스는 재결합을 최소화하기 위해 가장 낮게 도핑하며, 컬렉터는 그 중간 정도로 도핑합니다. 따라서 도핑 농도는 이미터 > 베이스 > 컬렉터 순입니다.
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8. 다음 중 n형 반도체를 만드는 불순물(Donor)이 아닌 것은?

  1. 안티온(Sb)
  2. 비소(As)
  3. 인(P)
  4. 붕소(B)
(정답률: 81%)
  • n형 반도체는 5가 원소인 도너(Donor)를 첨가하여 만듭니다. 붕소(B)는 3가 원소인 억셉터(Acceptor)로, p형 반도체를 만드는 불순물입니다.

    오답 노트
    안티온(Sb), 비소(As), 인(P): 5가 원소(도너)
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9. PN 접합에서 공간전하용량에 영향을 주지 않는 것은?

  1. 접합 연적의 크기
  2. 역포화 전류의 크기
  3. 역방향 전압의 크기
  4. 공간전하 영역의 폭
(정답률: 58%)
  • PN 접합의 공간전하용량은 접합 면적, 인가된 역방향 전압, 그리고 그에 따른 공간전하 영역의 폭에 의해 결정됩니다. 역포화 전류의 크기는 정전용량 결정 요인에 포함되지 않습니다.
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10. 다음 중 자유전자와 정공을 갖는 반도체에 전계를 가할 때 이들이 움직이는 방향으로 옳은 것은?

  1. 전자 및 정공이 다같이 (+)전극 쪽으로 움직인다.
  2. 전자는 (-)전극 쪽으로 정공은 (+)전극 쪽으로 움직인다.
  3. 전자 및 정공이 다같이 (-)전극 쪽으로 움직인다.
  4. 전자는 (+)전극 족으로, 정공은 (-)전극 쪽으로 움직인다.
(정답률: 76%)
  • 전하의 성질에 따라 전자는 음(-)의 전하를 띠므로 (+)전극 쪽으로 끌려가고, 정공은 양(+)의 전하를 띠므로 (-)전극 쪽으로 끌려가 이동합니다.
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11. 진성 반도체의 페르미(Fermi) 준위 위치는?

  1. 금지대의 상단에 위치
  2. 금지대의 중앙에 위치
  3. 금지대의 하단에 위치
  4. 온도에 따라 위치가 변화
(정답률: 76%)
  • 진성 반도체는 불순물이 섞이지 않은 순수한 상태이므로, 전자와 정공의 농도가 같아 페르미 준위가 금지대(Energy Gap)의 정중앙에 위치하게 됩니다.
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12. 단결정의 제조방법으로 수소환원법, 열분해법, 불균등화 반응법, 진공열착법 등을 이용하는 것은?

  1. 인상법(Pulling Method)
  2. 존레벨링법(Zone leveling method)
  3. 다이아몬드 구조법(Diamond structure Method)
  4. 플로팅존법(Floating Zone Method)
(정답률: 68%)
  • 플로팅존법(Floating Zone Method)은 수소환원법, 열분해법, 불균등화 반응법, 진공열착법 등을 이용하여 고순도의 단결정을 제조하는 방법입니다.
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13. PN 접합에 대한 설명으로 옳은 것은?

  1. P형과 N형의 반도체가 같은 물질로 된 것을 헤테로(hetero) 접합이라고 한다.
  2. 성장 접합법에서는 접합의 진행과정을 적당히 조절하면 P형에서 갑자기 N형으로 변환하는 계단형 접합을 구현할 수 있다.
  3. 일반적으로 Si 반도체 웨이퍼의 제조는 성장 접합법을 이용하며, 웨이퍼 위계 소자를 만들 때에는 확산접합법을 이용한다.
  4. 합금 접합법에서는 용융된 실리콘 표면에 종자 결정을 접촉시킨 후 서서히 인상하면서 종자 결정과 같은 구조로 성장시켜 단결정을 얻는 과정에서 P형 및 N형 불순물을 차례로 넣어주어 PN 접합을 만든다.
(정답률: 81%)
  • 반도체 제조 공정에서 웨이퍼 자체를 만들 때는 성장 접합법을 주로 사용하고, 만들어진 웨이퍼 위에 회로 소자를 형성할 때는 불순물을 주입하는 확산접합법을 사용합니다.

    오답 노트
    P형과 N형이 같은 물질이면 호모(homo) 접합입니다.
    계단형 접합은 확산 접합법의 특징입니다.
    설명된 과정은 성장 접합법에 대한 설명입니다.
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14. 단순입방의 구조를 갖는 반도체 재료에서 1개의 단위 셀당 포함되는 원자의 개수는?

  1. 1
  2. 2
  3. 3
  4. 4
(정답률: 77%)
  • 단순입방 구조(Simple Cubic)는 정육면체의 각 꼭짓점에만 원자가 위치하며, 각 꼭짓점의 원자는 8개의 인접 셀과 공유되므로 단위 셀당 원자 수는 다음과 같습니다.
    ① [기본 공식] $\text{원자 수} = \text{꼭짓점 원자 수} \times \text{공유 비율}$
    ② [숫자 대입] $\text{원자 수} = 8 \times \frac{1}{8}$
    ③ [최종 결과] $\text{원자 수} = 1$
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15. 트랜지스터의 최대 정격에 대한 설명으로 옳은 것은?

  1. 소자가 그 화학적 구조와 전기적 특성에 제한되는 범위내에서 동작할 수 있는 최대 범위
  2. 소자가 그 물리적 구조와 전기적 특성에 제한되는 범위내에서 동작할 수 있는 최대 범위
  3. 소자가 그 화학적 구조와 전기적 특성에 제한되지 않는 범위 내에서 동작할 수 있는 최대 범위
  4. 소자가 그 물리적 구조와 기계적 특성에 제한되지 않는 범위 내에서 동작할 수 있는 최대 범위
(정답률: 77%)
  • 트랜지스터의 최대 정격이란 소자가 파괴되지 않고 안전하게 동작할 수 있는 한계치를 의미하며, 이는 소자의 물리적 구조와 전기적 특성에 의해 결정되는 최대 범위입니다.
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16. 반도체의 에너지 대역에서 금지대에 대한 설명으로 옳은 것은?

  1. 전도대 위에 있다.
  2. 가전자대와 전도대 사이에 있다.
  3. 가전자대 바로 밑에 있다.
  4. 가전자대를 금지대로 부르기로 한다.
(정답률: 77%)
  • 반도체의 에너지 밴드 구조에서 금지대(Forbidden Band)는 전자가 존재할 수 없는 영역으로, 전자가 가득 찬 가전자대(Valence Band)와 전자가 이동할 수 있는 전도대(Conduction Band) 사이에 위치합니다.
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17. 접합전계효과트랜지스터(JFET)에서 판치오프(Pinch-off) 전압이란?

  1. JFET 에벌런치 전압
  2. 드레인-소스 사이의 전압
  3. 채널 폭에 막힐 때의 게이트 역방향 전압
  4. 채널 폭이 최대로 되는 게이트 역방향 전압
(정답률: 62%)
  • 핀치오프(Pinch-off) 전압이란 게이트에 역방향 전압을 가하여 공핍층이 확장됨으로써, 채널의 폭이 완전히 막혀 더 이상 전류가 증가하지 않게 되는 시점의 전압을 말합니다.
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18. n 채널 pn접합 전계효과 트랜지스터의 전압-전류 특성에 대한 설명으로 옳지 않은 것은?

  1. 게이트에 0볼트를 인가하였을 때, 낮은 VDS에 대하여 lD 대 VD 특성은 거의 선형적이다.
  2. 몸의 전압을 게이트에 인가하면 공간 전하 영역은 좁아진다.
  3. 게이트에 전압을 인가하지 않아도 전류를 흘릴 수 있는 공핍(deoletion) 소자이다.
  4. 드레인 전압을 너무 증가시키면 드레인 영역에서 핀치오프(pinch off)가 발생한다.
(정답률: 44%)
  • n 채널 JFET에서 게이트에 역방향 전압을 인가하면 공핍층이 확장되어 공간 전하 영역이 넓어지며 채널이 좁아집니다. 따라서 몸의 전압을 게이트에 인가하여 공간 전하 영역이 좁아진다는 설명은 틀린 것입니다.

    오답 노트
    게이트 0V 시 선형적 특성: 초기 오믹 영역의 특징임
    공핍 소자: 게이트 전압 없이도 전류가 흐르는 기본 구조임
    핀치오프: 드레인 전압 증가 시 채널이 막히는 현상임
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19. PN 접합에서 전류가 “0” 일 때의 설명으로 가장 적합한 것은?

  1. 접합면을 지나는 다수 캐리어(Carrier)가 없다.
  2. 접합면을 지니는 소수 캐리어(Carrier)가 없다.
  3. 접합면을 지나는 다수 캐리어(Carrier)와 소수 캐리어가 같다.
  4. 접합면을 지나는 캐리어(Carrier)의 농도가 적다.
(정답률: 75%)
  • PN 접합에서 전체 전류는 다수 캐리어에 의한 전류와 소수 캐리어에 의한 전류의 합으로 나타납니다. 따라서 전류가 $0$이라는 것은 접합면을 지나는 다수 캐리어와 소수 캐리어의 흐름이 서로 상쇄되어 같음을 의미합니다.
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20. PN 접합에서 외부의 전계가 없는데도 전위장벽이 발생하는 이유는?

  1. 확산작용
  2. 분리작용
  3. 항복작용
  4. 제너현상
(정답률: 78%)
  • PN 접합 시 농도 차이에 의해 다수 캐리어(전자와 정공)가 서로 반대편으로 이동하는 확산작용이 일어나며, 이 과정에서 접합부에 공핍층이 형성되어 전위장벽이 발생하게 됩니다.
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2과목: 전자회로

21. 다음 회로의 파형으로 맞는 것은?

(정답률: 63%)
  • 제시된 회로 는 정전압원 $V_{SS}$와 다이오드를 이용한 클리핑 회로입니다. 입력 파형이 $V_{SS}$보다 높거나 낮을 때 다이오드의 도통 상태에 따라 파형의 윗부분과 아랫부분이 일정 레벨에서 잘리게 되므로, 이에 해당하는 파형은 입니다.
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22. 직류 증폭기에서 온도 변화 등의 영향으로 인하여 출력이 변동되는 현상은?

  1. 팔진
  2. 초퍼
  3. 증폭
  4. 드리프트
(정답률: 72%)
  • 직류 증폭기에서 온도 변화나 소자의 특성 변화로 인해 출력 전압이 시간에 따라 서서히 변동하는 현상을 드리프트라고 합니다.
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23. 저주파 전력증폭이의 출력측 기본파 전압이 50[V]이고, 제2 및 제3고조파 전압이 각각 4[V]와 3[V]일 때 왜율은?

  1. 5[%]
  2. 10[%]
  3. 15[%]
  4. 20[%]
(정답률: 58%)
  • 왜율은 기본파 전압에 대한 고조파 전압의 실효값 합의 비율로 계산합니다.
    ① [기본 공식] $D = \frac{\sqrt{V_2^2 + V_3^2}}{V_1} \times 100$
    ② [숫자 대입] $D = \frac{\sqrt{4^2 + 3^2}}{50} \times 100$
    ③ [최종 결과] $D = 10$
    따라서 왜율은 $10\%$ 입니다.
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24. 다음 중 수정발진기의 특징에 대한 설명으로 적합하지 않은 것은?

  1. 수정진동지의 0가 매우 높다.
  2. 주파수의 안정도가 아주 좋다.
  3. 발진조건을 만족하는 리액턴스의 유도성이 되는 주파수 범위가 매우 넓다.
  4. 발진주파수를 가변하기가 어려운 단점이 있다.
(정답률: 43%)
  • 수정발진기는 수정진동자의 Q값이 매우 높기 때문에 주파수 안정도가 매우 뛰어나며, 발진주파수를 가변하기 어렵다는 특징이 있습니다. 하지만 발진조건을 만족하는 리액턴스가 유도성이 되는 주파수 범위는 매우 좁습니다.
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25. 디지털 변조가 아닌 것은?

  1. PM
  2. ASK
  3. FSK
  4. QAM
(정답률: 66%)
  • PM(Phase Modulation, 위상 변조)은 아날로그 변조 방식입니다. ASK, FSK, QAM은 디지털 데이터를 전송하기 위한 디지털 변조 방식입니다.

    오답 노트
    ASK: 진폭 편이 변조(디지털)
    FSK: 주파수 편이 변조(디지털)
    QAM: 직교 진폭 변조(디지털)
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26. 베이스 점지(C3) 증폭회로에 대한 설명으로 적합하지 않은 것은?

  1. 입력임피던스가 낮다.
  2. 전류이득은 1보다 훨씬 크다.
  3. 입력에 대한 출력은 통상이다.
  4. 높은 주파수를 다루는 음용분야에 주로 사용된다.
(정답률: 58%)
  • 베이스 공통(Common Base) 증폭회로는 입력 임피던스가 매우 낮고 전압 이득은 크지만, 전류 이득은 거의 1에 가까워 1보다 훨씬 크지 않습니다.

    오답 노트
    입력임피던스가 낮다: 베이스 공통 회로의 전형적인 특징입니다.
    입력에 대한 출력은 통상이다: 입력과 출력의 위상이 같습니다.
    높은 주파수를 다루는 음용분야에 주로 사용된다: 고주파 특성이 좋아 RF 증폭기에 사용됩니다.
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27. 다음 그림의 회로는 비안정 멀티바이브레이터(Astable multi vibarator)이다. 발진주파수에 대한 식으로 옳은 것은?

(정답률: 56%)
  • 제시된 회로는 555 타이머를 이용한 비안정 멀티바이브레이터 회로이며, 발진주파수 $f$는 저항 $R_1, R_2$와 커패시터 $C$의 값에 의해 결정됩니다.
    따라서 정답은 입니다.
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28. 진폭 변조(AN)에서 반송파 진폭이 20[V] 이다. 25[V]의 진폭을 가지는 신호파를 인가한 경우 변조도는?

  1. 0.65
  2. 0.8
  3. 1.0
  4. 1.25
(정답률: 71%)
  • 변조도는 반송파 진폭에 대한 신호파 진폭의 비율로 계산합니다.
    ① [기본 공식] $m = \frac{V_m}{V_c}$
    ② [숫자 대입] $m = \frac{25}{20}$
    ③ [최종 결과] $m = 1.25$
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29. 어떤 TR이 VDE= S[V]로 동작 된다. 이 TR의 최대 정격 전력이 250[nA]이라면 견딜 수 있는 최대 컬렉터 전류는 약 몇 [nA] 인가?

  1. 20[nA]
  2. 42[nA]
  3. 51[nA]
  4. 64[nA]
(정답률: 54%)
  • 제시된 문제에서 전압 $V_{DE}$의 값인 $S$가 정의되지 않아 정확한 계산이 불가능한 상태입니다. 다만, 정답인 $42\text{nA}$를 도출하기 위해 역산하면 $V_{DE}$는 약 $6\text{V}$로 설정되었음을 알 수 있습니다. 전력 공식 $P = V \times I$를 이용하여 최대 정격 전력 내에서 흐를 수 있는 최대 전류를 구하는 문제입니다.
    ① $P = V \times I$
    ② $250 = 6 \times I$
    ③ $I = 41.67$
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30. AM에서 1000[kHz]의 반송파가 35[kHz] 사인파에 의해 변조될 때 상측파대 주파수는?

  1. 1000[kHz]
  2. 1035[kHz]
  3. 1070[kHz]
  4. 1124[kHz]
(정답률: 69%)
  • AM 변조 시 상측파대(USB) 주파수는 반송파 주파수와 변조 신호 주파수의 합으로 결정됩니다.
    ① [기본 공식] $f_{USB} = f_{c} + f_{m}$
    ② [숫자 대입] $f_{USB} = 1000 + 35$
    ③ [최종 결과] $f_{USB} = 1035 \text{ kHz}$
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31. 다음의 연산증폭기회로에서 출력 전압 VD는?

  1. VD=K(V2-V1)
  2. VD=KV2-(K-1)V1
  3. VD=(K+1)V2-KV1
  4. VD=(K+1)(V2-V1)
(정답률: 62%)
  • 제시된 회로는 차동 증폭기 구조입니다. 두 입력단자의 저항비가 동일하므로, 출력 전압은 두 입력 전압의 차이에 이득 $K$를 곱한 값으로 나타납니다.
    ① [기본 공식] $V_{D} = K(V_{2} - V_{1})$
    ② [숫자 대입] $V_{D} = K(V_{2} - V_{1})$
    ③ [최종 결과] $V_{D} = K(V_{2} - V_{1})$
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32. RC 결함 증폭기에서 주파수 대역폭을 1/4로 줄이면 증폭이득은 약 얼마나 증가하는가?

  1. 8[dB]
  2. 10[dB]
  3. 12[dB]
  4. 14[dB]
(정답률: 62%)
  • RC 결합 증폭기에서 대역폭($BW$)과 이득($A$)의 곱은 일정하므로, 대역폭이 $1/4$로 줄어들면 이득은 $4$배 증가합니다. 이득의 배수를 데시벨($dB$)로 환산하여 계산합니다.
    ① [기본 공식] $G = 20 \log_{10} A$
    ② [숫자 대입] $G = 20 \log_{10} 4$
    ③ [최종 결과] $G = 12 \text{ dB}$
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33. 다음 중 연산증폭기에 관한 설명으로 옳은 것은?

  1. 입력단자는 반전 입력(+)과 비반전 입력(-) 두 개가 있다.
  2. 이상적인 연산증폭기의 주파수 대역폭은 매우 좁아 주파수의 선택도가 매우 뛰어나다.
  3. 이상적인 연산증폭기의 출력임피던스는 무한대의 값을 갖기 때문에 버퍼회로에 이용된다.
  4. 연산증폭기는 선형 집적회로로 동작 전압이 낮고 신뢰도가 매우 높다.
(정답률: 49%)
  • 연산증폭기는 선형 집적회로로서 동작 전압이 낮고 신뢰도가 매우 높다는 특징이 있습니다.

    오답 노트
    입력단자는 반전(-)과 비반전(+) 두 개가 있습니다.
    이상적인 연산증폭기의 주파수 대역폭은 무한대입니다.
    이상적인 연산증폭기의 출력임피던스는 0입니다.
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34. 푸시풀(push-pull) 증폭기의 설명으로 옳은 것은?

  1. B급이나 AB급으로 동작시킨다.
  2. 두 입력의 위상은 동상이어야 한다.
  3. 공급 전압에 리플이 포함되어 있으면 부하에 나타난다.
  4. 트랜지스터의 비선형 독성에서 오는 일그러짐이 증가한다.
(정답률: 62%)
  • 푸시풀 증폭기는 두 개의 트랜지스터가 각각 신호의 (+) 주기와 (-) 주기를 나누어 증폭하는 구조로, 효율을 높이기 위해 주로 B급이나 AB급으로 동작시킵니다.

    오답 노트
    두 입력의 위상은 동상이어야 한다: 서로 반대 위상이어야 함
    공급 전압에 리플이 포함되어 있으면 부하에 나타난다: 리플 제거 능력이 좋음
    트랜지스터의 비선형 독성에서 오는 일그러짐이 증가한다: 상쇄되어 감소함
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35. 무궤한 시 전압이득이 100인 증폭기에서 궤환률 0.09의 무궤환을 걸었을 때 전압이득은?

  1. 1
  2. 9
  3. 10
  4. 50
(정답률: 58%)
  • 부궤환 전압이득은 무궤환 이득을 $1 + (무궤환 이득 \times 궤환율)$로 나누어 계산합니다.
    ① [기본 공식] $A_f = \frac{A}{1 + A\beta}$
    ② [숫자 대입] $A_f = \frac{100}{1 + 100 \times 0.09}$
    ③ [최종 결과] $A_f = 10$
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36. 다음 부궤환 회로의 특징 중 옳은 것은?

  1. 궤환시 이득이 감소한다.
  2. 주파수 대역폭이 좁아진다.
  3. 궤환시 왜율이 증가한다.
  4. 궤환시 잡음이 증가한다.
(정답률: 54%)
  • 부궤환(Negative Feedback)은 출력의 일부를 입력으로 되돌려 입력 신사와 위상을 반대로 하여 합성함으로써 회로의 안정도를 높이는 방식입니다. 이 과정에서 전체 이득은 감소하지만 대역폭 확대, 왜율 감소, 잡음 감소의 효과가 있습니다.

    오답 노트
    주파수 대역폭이 좁아진다: 대역폭이 확대됨
    궤환시 왜율이 증가한다: 왜율이 감소함
    궤환시 잡음이 증가한다: 잡음이 감소함
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37. 다음 그림은 반전연상증폭회로이다. 일 때 V1=3[V], V2=4[V]일 때 VD는 몇 [V] 인가?

  1. -12.5
  2. -13.75
  3. -14.2
  4. -15.25
(정답률: 63%)
  • 반전 가산 증폭기의 출력 전압은 각 입력 전압에 저항비(피드백 저항/입력 저항)를 곱하여 합산한 값에 마이너스 부호를 붙여 계산합니다.
    ① [기본 공식] $V_O = -(\frac{R_f}{R_1}V_1 + \frac{R_f}{R_2}V_2)$
    ② [숫자 대입] $V_O = -(\frac{5}{2} \times 3 + \frac{5}{4} \times 4)$
    ③ [최종 결과] $V_O = -12.5$
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38. 다음의 접합형 FET 회로에서 드레인 전류 l0=4[nA] 일 때 드레인과 소스 전압 Vcs는 몇 [V] 인가?

  1. 1[V]
  2. 2[V]
  3. 3[V]
  4. 4[V]
(정답률: 52%)
  • 드레인-소스 간 전압 $V_{DS}$는 공급 전압에서 드레인 저항과 소스 저항에 걸리는 전압 강하를 뺀 값으로 계산합니다.
    ① [기본 공식] $V_{DS} = V_{DD} - I_D(R_D + R_S)$
    ② [숫자 대입] $V_{DS} = 10 - 4 \times 10^{-3}(1000 + 1000)$
    ③ [최종 결과] $V_{DS} = 2$
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39. 연산증폭기 응용회로에서 궤환을 사용하지 않는 것은?

  1. 반전 증폭기
  2. 비반전 증폭기
  3. 명전위 검출기
  4. 사이트 트리거
(정답률: 64%)
  • 명전위 검출기는 입력 전압이 특정 기준 전압보다 높은지 낮은지를 판별하는 비교기(Comparator)로 동작하며, 출력단에서 입력단으로 되돌리는 궤환(Feedback) 회로를 사용하지 않는 개루프(Open-loop) 구성입니다.
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40. 다음과 같이 발진회로의 발진주파수는?

  3. 1/2πR1R2C
  4. 1/2πRC
(정답률: 58%)
  • 제시된 회로는 RC 발진 회로의 일종으로, 발진 주파수는 저항 $R$과 커패시터 $C$의 값에 의해 결정됩니다.
    ① [기본 공식] $f = \frac{1}{2\pi RC}$
    ② [숫자 대입] $f = \frac{1}{2\pi RC}$
    ③ [최종 결과] $f = \frac{1}{2\pi RC}$
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3과목: 논리회로

41. BCD(8421) 코드는 몇 개의 2진 비트를 사용하는가?

  1. 6개 비트
  2. 5개 비트
  3. 4개 비트
  4. 3개 비트
(정답률: 69%)
  • BCD(Binary Coded Decimal) 코드는 10진수 0부터 9까지의 숫자를 표현하기 위해 4비트의 2진수를 사용하는 코드입니다.
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42. 일반적으로 미사용 상태가 발생하더라도 문제없이 정상적인 카운트 루프로 복귀하는 카운터를 사용하는 것이 안전하다. 이와 같이 미사용 상태에서 정상의 카운트 루프로 복귀하지 않는 상태를 무엇이라 하는가?

  1. glitch
  2. lockout
  3. drop
  4. jitter
(정답률: 64%)
  • 카운터 회로에서 설계되지 않은 미사용 상태(Unused State)에 빠졌을 때, 다시 정상적인 카운트 루프로 돌아오지 못하고 그 상태에 갇혀버리는 현상을 lockout이라고 합니다.
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43. 10진수 5에 대한 3-초과 코드로 옳은 것은?

  1. 0101
  2. 1100
  3. 1000
  4. 1001
(정답률: 69%)
  • 3-초과 코드(Excess-3 Code)는 10진수 값에 3을 더한 후 이를 2진수로 변환하는 코드입니다.
    ① [기본 공식] $10\text{진수} + 3 = 2\text{진수 변환}$
    ② [숫자 대입] $5 + 3 = 8 \rightarrow 1000_2$
    ③ [최종 결과] $1000$
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44. TTL IC에서 논리 0과 논리 1의 전압범위로 가장 옳은 것은?

  1. 논리 D = 0~1.5V, 논리 1 = 3.5-7V
  2. 논리 D = 0~1.0V, 논리 1 = 5~10V
  3. 논리 D = 0~0.8V, 논리 1 = 2-5V
  4. 논리 D = 5~10V, 논리 1 = 0~5V
(정답률: 65%)
  • 표준 TTL IC의 전압 레벨 규격에 따라 논리 0(Low)은 $0\sim0.8\text{V}$, 논리 1(High)은 $2\sim5\text{V}$ 범위로 정의됩니다.
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45. 시간 폭이 매우 좁은 트리거 펄스 열이 입력단에 가해진 다면, 이 펄스가 나타나는 순간마다 출력 상태가 바뀌는 플립플롭은?

  1. JK 플립플롭
  2. T 플립플롭
  3. RS 플립플롭
  4. D 플립플롭
(정답률: 73%)
  • 입력 펄스가 가해질 때마다 출력 상태가 반전(Toggle)되는 특성을 가진 플립플롭은 T 플립플롭입니다.
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46. 불 함수 를 최소항의 합으로 바르게 표시한 것은?

  1. F(A, B, C) = Σ(1, 4, 5, 6, 7)
  2. F(A, B, C) = Σ(1, 2, 3, 6, 7)
  3. F(A, B, C) = Σ(1, 3, 5, 6, 7)
  4. F(A, B, C) = Σ(1, 2, 4, 6, 7)
(정답률: 63%)
  • 주어진 불 함수 $F = A + \bar{B}C$를 최소항의 합으로 변환하기 위해 진리표를 분석합니다. $A=1$인 경우(4, 5, 6, 7)와 $A=0, B=0, C=1$인 경우(1)에 출력 $F$가 1이 됩니다. 이를 합치면 $\Sigma(1, 4, 5, 6, 7)$이 됩니다.
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47. 다음 그림의 회로 명칭으로 옳은 것은?

  1. 2비트 직렬가산기
  2. 2비트 병렬가산기
  3. 4비트 직렬가산기
  4. 4비트 병렬가산기
(정답률: 62%)
  • 회로도를 보면 4쌍의 입력($A_1 B_1$부터 $A_4 B_4$까지)이 각각의 전가산기에 병렬로 연결되어 있으며, 하위 비트의 캐리($C$)가 상위 비트로 전달되는 구조입니다. 따라서 이는 4비트 병렬가산기입니다.
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48. 의 논리 방정식을 가장 간단히 표시한 것은?

  1. A + B
  2. AB
(정답률: 63%)
  • 제시된 논리식 $A + \overline{A}B$는 불 대수의 단순화 법칙(흡수 법칙의 변형)에 의해 $A + B$로 간소화됩니다.
    ① [기본 공식] $A + \overline{A}B = (A + \overline{A})(A + B)$
    ② [숫자 대입] $1 \cdot (A + B)$
    ③ [최종 결과] $A + B$
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49. 2진코드 1111을 그레이(Gray) 코드로 변환하면?

  1. 1111
  2. 1000
  3. 0000
  4. 1001
(정답률: 71%)
  • 2진수를 그레이 코드로 변환할 때는 첫 번째 비트는 그대로 두고, 이후 비트는 이전 2진수 비트와 현재 2진수 비트를 XOR 연산합니다.
    ① [기본 공식] $G_n = B_n \oplus B_{n+1}$
    ② [숫자 대입] $1, (1 \oplus 1), (1 \oplus 1), (1 \oplus 1)$
    ③ [최종 결과] $1000$
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50. 기억용량 단위인 4 니블(nibble)은 몇 바이트(byte)인가?

  1. 1
  2. 2
  3. 3
  4. 4
(정답률: 64%)
  • 데이터 단위의 관계를 이용하여 니블을 바이트로 환산하는 문제입니다.
    ① [기본 공식] $1\text{ byte} = 2\text{ nibbles}$
    ② [숫자 대입] $4\text{ nibbles} \div 2$
    ③ [최종 결과] $2\text{ bytes}$
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51. 다음 불 대수(Boolean Algebra) 중 옳지 않은 것은?

  1. A + A ㆍ B = A
  2. A ㆍ (A + B) = B
(정답률: 59%)
  • 불 대수의 흡수 법칙에 따르면 $A \cdot (A + B) = A$가 되어야 합니다. 따라서 $A \cdot (A + B) = B$ 라는 표현은 옳지 않습니다.
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52. 다음 회로를 논리식으로 표현하면?

  2. X + Y
(정답률: 53%)
  • 회로의 각 게이트를 순서대로 논리식으로 변환하여 최종 출력을 구하는 문제입니다.
    1. 상단 NAND 게이트: $X$와 $Y$의 입력이므로 $\overline{XY}$
    2. 하단 NAND 게이트: $\overline{X}$와 $\overline{Y}$의 입력이므로 $\overline{\overline{X}\overline{Y}}$
    3. 최종 AND 게이트: 위 두 결과의 논리곱이므로 $\overline{XY} \cdot \overline{\overline{X}\overline{Y}}$
    4. 식 정리: 드모르간 정리에 의해 $\overline{\overline{X}\overline{Y}} = X + Y$이므로, 최종 식은 $\overline{XY}(X + Y)$가 되며, 이를 전개하면 $\overline{X}Y + X\overline{Y}$가 됩니다.
    따라서 정답은 입니다.
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53. 드모르간(De Moragan)의 정리에 속하는 것은?

  1. A(A+B)=A
  2. AㆍB=BㆍA
  4. A-(BㆍC)=(A+B)ㆍ(A+C)
(정답률: 66%)
  • 드모르간의 정리는 논리곱의 부정은 각 변수의 부정을 논리합한 것과 같고, 논리합의 부정은 각 변수의 부정을 논리곱한 것과 같다는 법칙입니다.
    따라서 전체의 부정인 $\overline{ABC}$가 각각의 부정의 합인 $\overline{A} + \overline{B} + \overline{C}$와 같음을 나타내는 가 정답입니다.

    오답 노트
    A(A+B)=A : 흡수 법칙
    A·B=B·A : 교환 법칙
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54. 동기식 계수기의 특징과 가장 거리가 먼 것은?

  1. 회로가 복잡하다.
  2. 동작 속도가 저속이다.
  3. 시간지연(time delay)이 발생하지 않는다.
  4. 클록 펄스를 공동(병렬)으로 사용한다.
(정답률: 51%)
  • 동기식 계수기는 모든 플립플롭에 동일한 클록 펄스를 동시에 인가하므로, 비동기식 계수기에 비해 시간 지연이 거의 없고 동작 속도가 매우 빠릅니다.

    오답 노트
    동작 속도가 저속이다: 동기식은 고속 동작이 특징입니다.
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55. 다음 논리도의 기능은?

  1. 4-to-1 라인 멀티플렉서
  2. 4-to-1 디코더
  3. 4-to-1 크기 비교기
  4. 4-to-1 인코더
(정답률: 71%)
  • 여러 개의 데이터 입력($I_0, I_1, I_2, I_3$) 중 선택 신호($S_0, S_1$)의 조합에 따라 단 하나의 입력만을 선택하여 출력 $Y$로 보내는 회로이므로 4-to-1 라인 멀티플렉서입니다.
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56. 다음 회로 동작을 설명한 것 중 옳은 것은?

  1. 다수결 회로로 동작한다.
  2. Multiplexer 회로로 동작한다.
  3. Encoder 회로로 동작한다.
  4. A=1, B=1, C=0 일 경우 출력 Y=0 이 된다.
(정답률: 63%)
  • 제시된 회로는 입력 $A, B, C$ 중 2개 이상의 입력이 1일 때 출력 $Y$가 1이 되는 구조입니다. 이는 입력값 중 더 많은 쪽의 논리값을 출력하는 다수결 회로의 전형적인 동작 방식입니다.
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57. F = (ac)′ + ab′ 의 회로로 잘못 설계된 것은?

(정답률: 59%)
  • 주어진 논리식 $F = (ac)' + ab'$를 회로로 구현할 때, 각 게이트의 조합이 해당 수식과 일치해야 합니다. 회로는 논리식의 연산 순서나 게이트 종류가 일치하지 않아 잘못 설계된 회로입니다.
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58. 동기식 모듈로-6 카운터(MOG-6)를 구성하는데 최소 몇 개의 플립플롭이 필요한가?

  1. 2
  2. 3
  3. 4
  4. 5
(정답률: 66%)
  • 카운터에서 필요한 플립플롭의 개수 $n$은 $2^{n-1} < N \le 2^n$ 관계를 만족해야 합니다. 모듈로-6($N=6$)의 경우 $2^2 < 6 \le 2^3$이므로 최소 3개의 플립플롭이 필요합니다.
    ① [기본 공식] $2^{n-1} < N \le 2^n$
    ② [숫자 대입] $2^2 < 6 \le 2^3$
    ③ [최종 결과] $n = 3$
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59. RS 플립플롭에 대한 설명으로 옳은 것은?

  1. 입력신호가 모두 0일 때는 이전상태의 반전
  2. 입력신호가 모두 0일 때는 이전상태의 유지
  3. 입력신호가 모두 1일 때는 이전상태의 반전
  4. 입력신호가 모두 1일 때는 Reset
(정답률: 64%)
  • RS 플립플롭에서 $R=0, S=0$인 상태는 입력이 없는 상태로, 이전의 출력 상태를 그대로 유지하는 유지(Hold) 상태가 됩니다.

    오답 노트
    입력신호가 모두 1일 때: 정의되지 않은 금지 상태(Invalid state)임
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60. JK 플립플롭에서 J=1, K=1 일 때, 출력(Q)의 값은?

  1. 0
  2. 1
  3. 불변
  4. 반전
(정답률: 68%)
  • JK 플립플롭에서 $J=1, K=1$인 입력 조건은 토글(Toggle) 동작을 수행하며, 이는 현재의 출력 상태를 반전시키는 특성을 가집니다.
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4과목: 집적회로 설계이론

61. 미리 설계해 놓은 여러 소재들의 데이터(레이아웃데이터)를 모아 놓은 일종의 데이터베이스를 무엇이라고 하는가?

  1. 셀 라이브러리
  2. 패키지
  3. 서브 프로그램
  4. 고정 배선
(정답률: 81%)
  • 설계 시 반복적으로 사용되는 표준 셀들의 레이아웃 데이터와 전기적 특성을 미리 정의하여 저장해 놓은 데이터베이스를 셀 라이브러리라고 합니다.
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62. MOS 구조의 전계효과 중 게이트 전압 Vs가 크게 증가하면 전계의 증가에 의해 산화층과 실리콘의 경계면에 소수 캐리어인 전자가 모이는 현상은?

  1. 공핍 모드(Depletion mode)
  2. 반전 모드(Inversion mode)
  3. 축적 모드(Accumulation mode)
  4. 바디 바이어스 효과(Body bias effect)
(정답률: 64%)
  • MOS 구조에서 게이트 전압이 충분히 증가하면, 표면의 다수 캐리어가 밀려나고 소수 캐리어인 전자가 모여 원래의 타입과 반대되는 전도층이 형성되는 반전 모드(Inversion mode)가 발생합니다.
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63. CMOS 제조 과정에서는 nMOS와 pMDS 트랜지스터를 만들 때 생기는 n 층과 p 층간의 결함(n-p-n-p 또는 p-n-p-n)에 의해 기성 트랜지스터가 구성되는데, 이 기생 트랜지스터가 결합되어 Vds와 Vss사이에 전류 통로가 형성되는 현상을 무엇이라고 하는가?

  1. 단락(Short)
  2. 래치업(Latch-up)
  3. 상호연결 기생요소
  4. ESD(Efectroslatic Dischange)
(정답률: 75%)
  • CMOS 구조에서 n-p-n-p 또는 p-n-p-n 형태의 기생 트랜지스터가 형성되어, 전원 전압 $V_{ds}$와 $V_{ss}$ 사이에 저저항 경로가 만들어져 과전류가 흐르는 현상을 래치업(Latch-up)이라고 합니다.
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64. 다음 중 Integrated Cirouit(IC)에 포함시키기가 어려운 소자는?

  1. 트랜지스터(Transistor)
  2. 다이오드(Diode)
  3. 코일(Coil)
  4. 저항(Resistor)
(정답률: 80%)
  • IC 내부에서는 저항, 다이오드, 트랜지스터와 같은 소자는 미세 공정으로 쉽게 구현 가능하지만, 코일은 부피가 크고 인덕턴스 값을 정밀하게 구현하기 어려워 집적화하기 매우 어렵습니다.
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65. CMOS 인버터(Inverter) DC 특성 곡선에서 최대 전류가 흐르는 NMOS와 PMOS의 동작 영역은?

  1. NMOS와 PMOS 모두 선형 영역
  2. NMOS는 포화 영역, PMOS는 선형 영역
  3. NMOS와 PMOS 모두 포화 영역
  4. NMOS는 선형 영역, PMOS는 포화 영역
(정답률: 66%)
  • CMOS 인버터의 전이 영역(Transition region)에서 입력 전압이 문턱 전압 부근일 때, NMOS와 PMOS 모두 포화 영역(Saturation region)에서 동작하며 이때 최대 전류가 흐르게 됩니다.
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66. 집적회로 구현을 위한 웨이퍼 제조 공정에 해당하지 않는 것은?

  1. 현상 공정
  2. 확산 공정
  3. 박막 공정
  4. 칩 테스팅 공정
(정답률: 82%)
  • 웨이퍼 제조 및 소자 구현 공정은 회로 패턴을 형성하는 현상 공정, 불순물을 주입하는 확산 공정, 얇은 막을 입히는 박막 공정 등이 포함됩니다. 칩 테스팅 공정은 모든 제조 공정이 완료된 후 제품의 불량 여부를 판별하는 후공정(Packaging & Test) 단계에 해당합니다.
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67. 다음 모노리틱(Monolithic) IC의 제조과정 중 제일 마지막에 수행하는 공정은?

  1. 에피택셜(Epitaxial) 성장
  2. 산화막(Oxide) 생성
  3. 알루미늄 증착
  4. 불순물 확산
(정답률: 75%)
  • 모노리틱 IC 제조 공정은 웨이퍼 준비, 산화막 생성, 불순물 확산, 에피택셜 성장 등의 과정을 거쳐 소자를 형성한 후, 마지막 단계에서 소자 간의 전기적 연결을 위해 알루미늄 증착(금속 배선 공정)을 수행합니다.
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68. 전달게이트(transmission gate)에 대한 설명으로 틀린 것은?

  1. 스위치로 사용하기 위하여 NMOS와 PMOS를 병렬로 연결한 것이다.
  2. 두 개의 MOS 중 하나가 고장일 경우에도 동작을 한다.
  3. 실리콘 사용 면적이 감소하여 회로가 단순화 된다.
  4. ON 상태에서 NMOS와 PMOS가 모두 도통이 되므로 패스트랜지스터보다 ON 상태의 저항이 적다.
(정답률: 50%)
  • 전달게이트는 NMOS와 PMOS를 병렬로 연결하여 전압 강하 없이 신호를 전달하는 스위치입니다. 두 소자를 모두 사용하므로 단일 패스트랜지스터를 사용할 때보다 실리콘 사용 면적이 증가하며 회로가 더 복잡해집니다.

    오답 노트
    두 개의 MOS 중 하나가 고장일 경우에도 동작을 한다: 병렬 구조이므로 한쪽이 동작하면 신호 전달이 가능함
    ON 상태에서 NMOS와 PMOS가 모두 도통이 되므로 패스트랜지스터보다 ON 상태의 저항이 적다: 두 경로가 병렬로 연결되어 전체 저항이 감소함
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69. 다음 중 직접회로설계의 전반부(front-end) 설계에 해당하지 않는 것은?

  1. 레이아웃 설계(layout design)
  2. 논리회로 설계(logic design)
  3. 구조수준 설계(structural-level design)
  4. 행위수준 설계(behavloral-level design)
(정답률: 63%)
  • 직접회로설계의 전반부(front-end)는 논리적 기능과 구조를 정의하는 단계인 행위수준 설계, 구조수준 설계, 논리회로 설계가 포함됩니다. 반면 레이아웃 설계(layout design)는 물리적인 배치를 결정하는 후반부(back-end) 설계에 해당합니다.
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70. 시스템의 행동을 기술하기 위한 하드웨어 기술 언어에 속하는 것은?

  1. C-LANGUAGE
  2. VERILOG
  3. PASCAL
  4. COBOL
(정답률: 74%)
  • VERILOG는 디지털 회로의 구조와 동작을 설계하고 검증하기 위해 사용하는 대표적인 하드웨어 기술 언어(HDL)입니다.

    오답 노트
    C-LANGUAGE, PASCAL, COBOL: 일반적인 소프트웨어 개발을 위한 프로그래밍 언어입니다.
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71. VLSI 레이아웃 설계 후 레이아웃 도면으로부터 추출한 저항 및 커패시턴스 값을 반영하여 논리 시뮬레이션을 다시 실시하는 과정을 일컫는 것은?

  1. floor planning
  2. back annotation
  3. logic synthesis
  4. self-alignment
(정답률: 76%)
  • 레이아웃 설계 단계에서 추출된 실제 기생 저항(R)과 커패시턴스(C) 값을 다시 논리 시뮬레이션 단계로 피드백하여 반영하는 과정을 back annotation이라고 합니다.
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72. 동적 CMOS 로직과 거의 같으나, 출력단에 인버팅래치가 달려있는 점이 다른 로직은?

  1. 도미노 로직
  2. 카미노 로직
  3. 슈도 로직
  4. 트랜스 로직
(정답률: 72%)
  • 도미노 로직은 동적 CMOS 로직의 출력단에 인버팅 래치를 추가하여, 동적 로직의 단점인 출력의 비반전 특성을 해결하고 여러 단을 직렬로 연결(Cascading)할 수 있게 만든 회로입니다.
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73. 다음 중 문턱전압(threshold voltage)에 대한 설명으로 옳은 것은?

  1. 전류가 포화상태일 때의 드레인 전압
  2. 채널이 사라지기 시작하는 게이트 전압
  3. 전류가 포화상태로 진압하는 게이트 저압
  4. 드레인 전류가 흐를 수 있도록 채널이 형성되는 시점의 게이트 전압
(정답률: 70%)
  • 문턱전압은 게이트에 전압을 인가했을 때 반전층이 형성되어 드레인과 소스 사이에 전류가 흐를 수 있는 최소한의 전압을 의미합니다.
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74. MOSFET에서 K×M/L는 무엇을 정의하는 식인가? (단, K:공정 전달 전도도, W:트랜지스터 채널폭, L:트랜지스터 길이)

  1. 소자 전달 전도도
  2. 캐리어 이동도
  3. 게이트 유전막
  4. 유효채널
(정답률: 64%)
  • MOSFET에서 공정 전달 전도도 $K$에 채널 폭 $W$와 길이 $L$의 비율을 곱한 값은 해당 소자 개별의 특성을 나타내는 소자 전달 전도도를 정의합니다.
    $$\beta = K \times \frac{W}{L}$$
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75. 게이트 전압(V)이 기관 전압(V )보다 낮은 전위를 갖는 경우, MOS 구조의 동작 모드는?

  1. 반전 모드(Inversion Mode)
  2. 공정 모드(Depletion Mode)
  3. 증가 모드(Enhancement Mode)
  4. 축적 모드(Accumulation Mode)
(정답률: 67%)
  • MOS 구조에서 게이트 전압($V_G$)이 기판 전압($V_B$)보다 낮을 때(p-type 기판 기준), 다수 캐리어인 정공이 게이트 산화막 아래로 끌려와 모이는 축적 모드(Accumulation Mode)가 형성됩니다.
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76. 다음 중 직접회로 공정에서 불순물을 첨가하는 방법이 아닌 것은?

  1. 확산
  2. 이온 주입
  3. 성장
  4. 산화
(정답률: 64%)
  • 반도체 공정에서 불순물을 주입하여 전기적 특성을 조절하는 도핑 방법에는 확산과 이온 주입이 있습니다. 산화는 실리콘 표면에 절연막($SiO_2$)을 형성하는 공정으로 불순물을 첨가하는 방법이 아닙니다.
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77. 두 pMOS를 병렬 연결하여 반드시 한 게이트 입력에 “0”을 일력할 경우 형성되는 전도 패스의 기능을 볼 함수로 옳게 표현한 것은?

  1. aㆍb
  2. a+b
(정답률: 60%)
  • pMOS는 입력이 '0'일 때 도통됩니다. 두 pMOS가 병렬로 연결되어 있고 한 게이트에 '0'이 입력되어 전도 패스가 형성된다는 것은 $\overline{a} + \overline{b}$ 형태의 논리를 가지며, 이는 드모르간의 법칙에 의해 $\overline{a \cdot b}$와 동일합니다.
    따라서 정답은 즉, $\overline{a \cdot b}$ 입니다.
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78. 게이트 어레이 방식 설계에 대한 설명으로 옳지 않은 것은?

  1. 웨이퍼를 절약할 수 있다.
  2. 칩 제조 공정의 시간이 절약된다.
  3. 회로 설계의 유연성이 증가한다.
  4. 표준 셀 방식보다 칩의 크기가 작다.
(정답률: 66%)
  • 게이트 어레이 방식은 미리 정의된 기본 게이트 구조를 사용하므로 표준 셀 방식에 비해 설계 유연성이 낮고 칩의 크기가 더 커지는 경향이 있습니다.

    오답 노트
    웨이퍼 절약, 제조 시간 단축, 설계 유연성 증가: 게이트 어레이의 일반적인 특징이거나 표준 셀 대비 장점으로 언급되는 요소들입니다.
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79. 실제로 클럭 신호는 MOS의 저항 및 용량 특성에 따라서 전달 과정에서 지연 효과를 갖게 되어 클럭의 시간차가 생긴다. 이와 같은 현상을 무엇이라고 하는가?

  1. 글리치(glitch)
  2. 해저드(hazard)
  3. 경합(race)
  4. 스큐(skew)
(정답률: 72%)
  • 클럭 신호가 회로의 저항과 용량 성분으로 인해 전달 경로마다 지연 시간이 달라져, 서로 다른 지점에 도달하는 시점에 차이가 발생하는 현상을 스큐(skew)라고 합니다.
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80. MOS 트랜지스터에서 게이트 출력이 ‘1“ 또는 ”0“레벨에 있을 경우 DC 전력을 거의 소모하지 않는 디바이스는?

  1. n-MOS
  2. p-MOS
  3. I-MOS
  4. CMOS
(정답률: 75%)
  • CMOS는 n-MOS와 p-MOS를 상보적으로 결합한 구조로, 출력 상태가 '1' 또는 '0'으로 고정된 정적 상태에서는 전류가 흐르지 않아 DC 전력 소모가 거의 없습니다.
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