반도체설계산업기사 필기 기출문제복원 (2011-10-02)

반도체설계산업기사
(2011-10-02 기출문제)

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1과목: 반도체공학

1. PN 접합의 전압-전류 특성에 대한 설명으로 옳은 것은?

  1. 금지대 폭이 큰 반도체일수록 항복 전압이 낮다.
  2. 포화전류가 흐르도록 하는 바이어스 방향은 순방향 바이어스이다.
  3. N 영역이 음(-)이 되도록 외부 전압을 인가하면 포화전류가 흐른다.
  4. 역방향 전압을 점점 증가시켜 가면 어느 임계전압에서 전류가 급증하게 되는데 이 현상을 항복 현상이라고 한다.
(정답률: 81%)
  • PN 접합의 전압-전류 특성은 일정한 정방향 전압이 인가될 때는 전류가 지수적으로 증가하며, 역방향 전압이 인가될 때는 매우 작은 전류만 흐르다가 어느 임계전압에서 갑자기 전류가 급증하는 현상을 보인다. 이 때의 현상을 항복 현상이라고 한다. 이는 PN 접합 내부에서 전하의 이동이 일어나는 방식에 기인한 것으로, 역방향 전압이 일정 수준 이상이 되면 전하의 이동이 불가능해지다가, 일정 수준 이상이 되면 갑자기 전하의 이동이 가능해지기 때문이다. 따라서 역방향 전압을 점점 증가시켜 가면 어느 임계전압에서 전류가 급증하게 되는데 이 현상을 항복 현상이라고 한다.
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2. PNP 트랜지스터가 활성영역에서 동작하는 경우는?

  1. 컬렉터-베이스, 이미터-베이스 접합이 모두 순방향 바이어스 상태
  2. 컬렉터-베이서, 이미터-베이스 접합이 모두 역방향 바이어스 상태
  3. 컬렉터-베이스 접합이 역방향 바이어스, 이미터- 베이스 접합이 순방향 바이어스 상태
  4. 컬렉터-베이스 접합이 역방향 바이어스, 이미터- 베이스 접합이 역방향 바이어스 상태
(정답률: 68%)
  • PNP 트랜지스터는 NPN 트랜지스터와는 반대로 전하의 이동 방향이 역전되므로, 컬렉터와 베이스, 이미터와 베이스 간의 전압 극성도 반대가 된다. 따라서 PNP 트랜지스터가 활성영역에서 동작하려면, 컬렉터-베이스 접합은 역방향 바이어스 상태여야 하고, 이미터-베이스 접합은 순방향 바이어스 상태여야 한다. 이는 PNP 트랜지스터의 전류 증폭 기능을 수행하기 위해 필요한 조건이다. 따라서 정답은 "컬렉터-베이스 접합이 역방향 바이어스, 이미터-베이스 접합이 순방향 바이어스 상태"이다.
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3. 과대전류에 대한 보호용으로 사용되는 다이오드는?

  1. 제너다이오드
  2. 터널다이오드
  3. 리드다이오드
  4. 본드형다이오드
(정답률: 88%)
  • 제너다이오드는 과대전류가 발생할 경우 자동으로 전류를 차단하여 회로를 보호하기 때문에 과대전류에 대한 보호용으로 사용됩니다. 이는 제너다이오드의 특성인 양방향 전류 차단 기능 때문입니다. 다른 다이오드들은 이러한 기능을 갖추고 있지 않습니다.
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4. 반도체에서 전자가 원자의 속박으로부터 벗어나 전계에 의해 자유롭게 움직일 수 있는 에너지대는?

  1. 기전자대
  2. 충만대
  3. 금지대
  4. 전도대
(정답률: 72%)
  • 전도대는 반도체 내에서 전자가 원자의 속박에서 벗어나 전기적으로 자유롭게 움직일 수 있는 에너지대를 의미합니다. 다른 선택지인 기전자대는 전자가 원자 내부에서 움직일 수 있는 에너지대를 의미하며, 충만대는 전자가 모두 채워져 더 이상 전자가 들어갈 수 없는 에너지대를 의미합니다. 금지대는 전자가 움직일 수 없는 에너지대를 의미합니다. 따라서, 반도체에서 전자가 자유롭게 움직일 수 있는 에너지대는 전도대입니다.
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5. MOSFET의 설명으로 거리가 먼 것은?

  1. 전력소모가 많은 트랜지스터이다.
  2. VDS을 증가시키면 채널의 폭이 두꺼워져 드레인 lD가 증가한다.
  3. 드레인-소스간에 역방향 전압 VDS을 공급하면 드레인 전류 Ie가 흐른다.
  4. 게이트-소스간에 순방향 전입 VDS을 공급하면 드레인과 소스 사이에 채널이 형성된다.
(정답률: 81%)
  • 전력소모가 많은 트랜지스터이다. MOSFET은 게이트-소스간에 전압을 인가하여 드레인과 소스 사이에 채널을 형성하고, 이를 통해 전류를 제어하는 반도체 소자이다. 그러나 이때 게이트-소스간에 인가되는 전압은 매우 작은 편이며, 이에 비해 드레인-소스간에 인가되는 전압은 상대적으로 크다. 따라서 MOSFET은 드레인-소스간에 인가되는 전압이 클수록 전력을 많이 소모하게 된다.
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6. 다음 중 Si의 기본 격자구조로 올바른 것은?

  1. 단순입방형 구조
  2. 다이아몬드형 격자 구조
  3. 세심입방형 구조
  4. 원추입방형 구조
(정답률: 82%)
  • 정답은 "다이아몬드형 격자 구조"입니다. 이는 Si 원자가 4개의 다른 원자와 공유결합을 형성하여 다이아몬드 구조를 이루기 때문입니다. 이 구조는 강한 결합력과 높은 열전도성, 반도체 속성 등을 가지고 있어 전자공학 분야에서 중요한 역할을 합니다.
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7. NPN 바이폴리 트랜지스터의 3가지 영역을 분순물의 도핑농도 크기가 큰 순서대로 나열한 것은?

  1. 이미터 > 베이스 > 컬렉터
  2. 이미터 > 컬렉터 > 베이스
  3. 컬렉터 > 이미터 > 베이스
  4. 컬렉터 > 베이스 > 이미터
(정답률: 68%)
  • 정답은 "컬렉터 > 베이스 > 이미터"입니다.

    NPN 바이폴리 트랜지스터는 세 개의 영역으로 구성되어 있습니다. 이 중에서도 도핑농도가 가장 큰 영역은 컬렉터입니다. 컬렉터는 전류를 수집하는 역할을 하기 때문에 도핑농도가 크게 설정됩니다.

    베이스는 컬렉터와 에미터 사이에 위치하며, 전류를 제어하는 역할을 합니다. 따라서 도핑농도는 컬렉터보다는 작지만, 에미터보다는 크게 설정됩니다.

    에미터는 전류를 발생시키는 역할을 합니다. 따라서 도핑농도는 가장 작게 설정됩니다.

    따라서 올바른 답은 "컬렉터 > 베이스 > 이미터"입니다.
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8. 다음 중 n형 반도체를 만드는 불순물(Donor)이 아닌 것은?

  1. 안티온(Sb)
  2. 비소(As)
  3. 연(P)
  4. 붕소(B)
(정답률: 80%)
  • 정답은 "붕소(B)"입니다.

    n형 반도체를 만드는 불순물(Donor)은 전자를 기증하여 전자 수를 늘리는 원자입니다. 즉, n형 반도체에서는 전자가 주요 이동체가 되는데, 불순물(Donor)이 전자를 기증하면 전자 수가 늘어나므로 전자의 이동성이 증가합니다.

    안티몬(Sb), 비소(As), 연(P)는 모두 n형 반도체를 만드는 불순물(Donor)입니다. 그러나 붕소(B)는 전자를 받아들이는 원자로서 p형 반도체를 만드는 불순물(Acceptor)입니다. 따라서 붕소(B)는 n형 반도체를 만드는 불순물(Donor)이 아닙니다.
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9. PN 접합에서 공간전하용량에 영향을 주지 않는 것은?

  1. 접합 연적의 크기
  2. 역포화 전류의 크기
  3. 역방향 전압의 크기
  4. 공간전하 영역의 폭
(정답률: 64%)
  • PN 접합에서 공간전하용량은 PN 접합의 너비와 역방향 전압의 크기에 영향을 받습니다. 따라서, 접합 연적의 크기와 공간전하 영역의 폭은 PN 접합의 너비와 관련이 있으므로 공간전하용량에 영향을 미칩니다. 하지만, 역포화 전류의 크기는 PN 접합의 너비와 역방향 전압의 크기와는 관련이 없으므로 공간전하용량에 영향을 주지 않습니다. 따라서, 정답은 "역포화 전류의 크기"입니다.
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10. 다음 중 자유전자와 정공을 갖는 반도체에 전계를 가할 때 이들이 움직이는 방향으로 옳은 것은?

  1. 전자 및 정공이 다같이 (+)전극 쪽으로 움직인다.
  2. 전자는 (-)전극 쪽으로 정공은 (+)전극 쪽으로 움직인다.
  3. 전자 및 정공이 다같이 (-)전극 쪽으로 움직인다.
  4. 전자는 (+)전극 족으로, 정공은 (-)전극 쪽으로 움직인다.
(정답률: 72%)
  • 정답은 "전자는 (+)전극 족으로, 정공은 (-)전극 쪽으로 움직인다." 이다. 이유는 자유전자는 전하를 가지고 있기 때문에 전기장에 의해 힘을 받아 전극 쪽으로 움직이게 되는데, 전극 쪽이 (+)전극이므로 전자는 (+)전극 쪽으로 움직인다. 반면, 정공은 전자의 결합공간에서 발생하는 결합전자와 반대로 전하를 가지고 있으므로 전기장에 의해 힘을 받아 (-)전극 쪽으로 움직인다.
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11. 진성 반도체의 페르미(Fermi) 준위 위치는?

  1. 금지대의 상단에 위치
  2. 금지대의 중앙에 위치
  3. 금지대의 하단에 위치
  4. 온도에 따라 위치가 변화
(정답률: 83%)
  • 진성 반도체의 페르미 준위는 금지대의 중앙에 위치합니다. 이는 전자와 양공이 동등하게 존재하며, 전자와 양공의 농도가 같아지는 지점이기 때문입니다. 이러한 특성 때문에 진성 반도체는 전기적으로 중성 상태를 유지하며, 전기적으로 안정한 소자를 만들 수 있습니다.
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12. 단결정의 제조방법으로 수소환원법, 열분해법, 불균등화 반응법, 진공열착법 등을 이용하는 것은?

  1. 인상법(Pulling Method)
  2. 존레벨링법(Zone leveling method)
  3. 다이아몬드 구조법(Diamond structure Method)
  4. 플로팅존법(Floating Zone Method)
(정답률: 66%)
  • 단결정의 제조방법 중에서 수소환원법, 열분해법, 불균등화 반응법, 진공열착법은 모두 화학적인 방법을 사용하여 단결정을 제조하는 방법입니다. 하지만 플로팅존법은 물리적인 방법을 사용하여 단결정을 제조하는 방법입니다. 이 방법은 두 개의 반대 방향으로 회전하는 두 개의 산소/아르곤 가스 토치를 이용하여 단결정을 만들어내는 방법입니다. 이 방법은 높은 순도와 균일성을 가진 단결정을 만들어낼 수 있어서 고체 물질 연구 분야에서 많이 사용됩니다. 따라서 플로팅존법이 정답입니다.
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13. PN 접합에 대한 설명으로 옳은 것은?

  1. P형과 N형의 반도체가 같은 물질로 된 것을 헤테로(hetero) 접합이라고 한다.
  2. 성장 접합법에서는 접합의 진행과정을 적당히 조절하면 P형에서 갑자기 N형으로 변환하는 계단형 접합을 구현할 수 있다.
  3. 일반적으로 Si 반도체 웨이퍼의 제조는 성장 접합법을 이용하며, 웨이퍼 위계 소자를 만들 때에는 확산접합법을 이용한다.
  4. 합금 접합법에서는 용융된 실리콘 표면에 종자 결정을 접촉시킨 후 서서히 인상하면서 종자 결정과 같은 구조로 성장시켜 단결정을 얻는 과정에서 P형 및 N형 불순물을 차례로 넣어주어 PN 접합을 만든다.
(정답률: 80%)
  • PN 접합은 P형과 N형 반도체를 접합시켜 만든 것으로, 이를 헤테로 접합이라고 한다. 성장 접합법에서는 접합의 진행과정을 조절하여 P형에서 갑자기 N형으로 변환하는 계단형 접합을 구현할 수 있다. 따라서 일반적으로 Si 반도체 웨이퍼의 제조는 성장 접합법을 이용하며, 웨이퍼 위계 소자를 만들 때에는 확산접합법을 이용한다. 합금 접합법에서는 단결정을 얻는 과정에서 P형 및 N형 불순물을 차례로 넣어주어 PN 접합을 만든다. 따라서 "일반적으로 Si 반도체 웨이퍼의 제조는 성장 접합법을 이용하며, 웨이퍼 위계 소자를 만들 때에는 확산접합법을 이용한다."가 옳은 설명이다.
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14. 단순입방의 구조를 갖는 반도체 재료에서 1개의 단위 셀당 포함되는 원자의 개수는?

  1. 1
  2. 2
  3. 3
  4. 4
(정답률: 75%)
  • 단순입방 구조는 각 모서리가 서로 연결된 정육면체 형태의 구조를 갖습니다. 이 구조에서 1개의 단위 셀은 8개의 모서리를 갖고 있으며, 각 모서리에는 1개의 원자가 위치합니다. 따라서 1개의 단위 셀당 포함되는 원자의 개수는 8개입니다.
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15. 트랜지스터의 최대 정격에 대한 설명으로 옳은 것은?

  1. 소자가 그 화학적 구조와 전기적 특성에 제한되는 범위내에서 동작할 수 있는 최대 범위
  2. 소자가 그 물리적 구조와 전기적 특성에 제한되는 범위내에서 동작할 수 있는 최대 범위
  3. 소자가 그 화학적 구조와 전기적 특성에 제한되지 않는 범위 내에서 동작할 수 있는 최대 범위
  4. 소자가 그 물리적 구조와 기계적 특성에 제한되지 않는 범위 내에서 동작할 수 있는 최대 범위
(정답률: 80%)
  • 트랜지스터의 최대 정격은 소자가 그 물리적 구조와 전기적 특성에 제한되는 범위내에서 동작할 수 있는 최대 범위를 의미합니다. 이는 소자가 허용하는 최대 전압, 전류, 출력 등의 값으로 제한되며, 이를 초과하면 소자가 손상될 수 있습니다. 따라서 소자를 사용할 때는 이러한 최대 정격을 반드시 확인하고 사용해야 합니다.
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16. 반도체의 에너지 대역에서 긍지대에 대한 설명으로 옳은 것은?

  1. 전도대 위에 있다.
  2. 가전자대와 전도대 사이에 있다.
  3. 가전자대 바로 밑에 있다.
  4. 가전자대를 금지대로 부르기로 한다.
(정답률: 80%)
  • 금지대는 전자가 존재할 수 없는 에너지 대역을 말하며, 가전자대와 전도대 사이에 위치한다. 이는 전자가 가전자대에서 전도대로 이동하기 위해서는 일정한 에너지를 가져야 하기 때문이다. 따라서 금지대는 전자의 이동을 제한하는 역할을 한다.
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17. 접합전계효과트랜지스터(JFET)에서 판치오프(Pinch-off) 전압이란?

  1. JFET 에벌런치 전압
  2. 드레인-소스 사이의 전압
  3. 채널 폭에 막힐 때의 게이트 역방향 전압
  4. 채널 폭이 최대로 되는 게이트 역방향 전압
(정답률: 65%)
  • 접합전계효과트랜지스터(JFET)에서 판치오프(Pinch-off) 전압은 채널 폭에 막힐 때의 게이트 역방향 전압을 의미합니다. 이는 게이트와 소스 사이에 역방향 전압을 인가하면 채널이 점차 좁아지다가 일정 전압 이상이 되면 완전히 막히게 되는데, 이 때의 전압을 판치오프 전압이라고 합니다. 이전까지는 채널이 일정한 폭으로 유지되다가 판치오프 전압 이후에는 전류가 거의 흐르지 않게 됩니다.
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18. n 채널 pn접합 전계효과 트랜지스터의 전압-전류 특성에 대한 설명으로 옳지 않은 것은?

  1. 게이트에 0볼트를 인가하였을 때, 낮은 VDS에 대하여 lD 대 VD 특성은 거의 선형적이다.
  2. 몸의 전압을 게이트에 인가하면 공간 전하 영역은 좁아진다.
  3. 게이트에 전압을 인가하지 않아도 전류를 흘릴 수 있는 공팝(deoletion) 소자이다.
  4. 트레인 전압을 너무 증가시키면 드레인 영역에서 핀치오프(pinch off)가 발생한다.
(정답률: 47%)
  • "몸의 전압을 게이트에 인가하면 공간 전하 영역은 좁아진다."가 옳지 않은 설명이다.

    이유: pn접합 전계효과 트랜지스터에서는 게이트와 드레인 사이에 공간 전하 영역이 형성되는데, 이 영역은 게이트와 드레인 사이의 전압에 따라 변화한다. 따라서 몸의 전압을 게이트에 인가하면 게이트와 드레인 사이의 전압이 변화하게 되어 공간 전하 영역의 크기가 변화하게 된다.
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19. PN 접합에서 전류가 “0” 일 때의 설명으로 가장 적합한 것은?

  1. 접합면을 지나는 다수 캐리어(Carrier)가 없다.
  2. 접합면을 지니는 소수 캐리어(Carrier)가 없다.
  3. 접합면을 지나는 다수 캐리어(Carrier)와 소수 캐리어가 같다.
  4. 접합면을 지나는 캐리어(Carrier)의 농도가 적다.
(정답률: 70%)
  • PN 접합에서 전류가 "0"일 때는 전자와 양공이 재결합하여 중성 상태가 되기 때문에, 접합면을 지나는 다수 캐리어와 소수 캐리어의 수가 같아진다. 따라서, "접합면을 지나는 다수 캐리어(Carrier)와 소수 캐리어가 같다."가 가장 적합한 설명이다.
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20. PN 접합에서 외부의 전계가 없는데도 전위장벽이 발생하는 이유는?

  1. 확산작용
  2. 분리작용
  3. 항복작용
  4. 제너현상
(정답률: 80%)
  • PN 접합에서 외부의 전계가 없어도 전위장벽이 발생하는 이유는 확산작용 때문입니다. PN 접합에서 P층과 N층의 이온들이 서로 확산하면서 만나게 되면, 이온들이 결합하여 전하를 중성화시키는 반응이 일어나게 됩니다. 이로 인해 PN 접합 영역에서 전하의 밀도가 감소하면서 전위장벽이 형성되는 것입니다.
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2과목: 전자회로

21. 다음 회로의 파형으로 맞는 것은?

(정답률: 64%)
  • 정답은 ""입니다.

    이유는 이 파형은 양극성 바이어스가 없는 바이어스 없는 직류 바이어스입니다. 이러한 바이어스는 입력 신호의 양극성이 없으며, 출력 신호도 양극성이 없습니다. 따라서 ""가 정답입니다.
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22. 직류 증폭기에서 온도 변화 등의 영향으로 인하여 출력이 변동되는 현상은?

  1. 팔진
  2. 초퍼
  3. 증폭
  4. 드리프트
(정답률: 70%)
  • 직류 증폭기에서는 출력이 변동되는 현상이 발생할 수 있는데, 이는 주로 온도 변화에 의한 것입니다. 이러한 출력 변동 현상을 "드리프트"라고 합니다. 따라서 정답은 "드리프트"입니다.
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23. 저주파 전력증폭이의 출력측 기본파 전압이 50[V]이고, 제2 및 제3고조파 전압이 각각 4[V]와 3[V]일 때 왜율은?

  1. 5[%]
  2. 10[%]
  3. 15[%]
  4. 20[%]
(정답률: 60%)
  • 저주파 전력증폭기의 출력은 기본파와 고조파의 합으로 이루어져 있습니다. 따라서, 출력의 총 크기는 50[V]+4[V]+3[V]=57[V]입니다. 이때, 왜율은 (고조파 전압의 합 / 기본파 전압) × 100%로 계산됩니다. 따라서, (4[V]+3[V]) / 50[V] × 100% = 14%가 되며, 이는 보기에서 가장 가까운 10%와 가장 일치합니다. 따라서, 정답은 "10%"입니다.
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24. 다음 중 수정발진기의 특징에 대한 설명으로 적합하지 않은 것은?

  1. 수정진동지의 0가 매우 높다.
  2. 주파수의 안정도가 아주 좋다.
  3. 발진조건을 만족하는 리액턴스의 유도성이 되는 주파수 범위가 매우 넓다.
  4. 발진주파수를 가변하기가 어려운 단점이 있다.
(정답률: 37%)
  • "발진조건을 만족하는 리액턴스의 유도성이 되는 주파수 범위가 매우 넓다."가 적합하지 않은 설명입니다. 이유는 수정발진기는 발진조건을 만족하는 리액턴스의 유도성이 되는 주파수 범위가 좁아야 발진이 가능하기 때문입니다. 따라서 이 설명은 수정발진기의 특징과는 맞지 않습니다.

    수정발진기는 발진조건을 만족하는 리액턴스의 유도성이 되는 주파수 범위가 좁아야 발진이 가능합니다. 이는 발진을 유발하는 리액턴스와 발진조건을 만족하는 주파수가 일치해야 하기 때문입니다. 따라서 수정발진기는 발진주파수를 정확하게 조절할 수 있어야 합니다.
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25. 디지털 변조가 아닌 것은?

  1. PM
  2. ASK
  3. FSK
  4. QAM
(정답률: 72%)
  • PM은 진폭 변조가 아닌 위상 변조이기 때문에 디지털 변조가 아니다. PM은 신호의 위상을 변화시켜 정보를 전송하는 방식이다. 반면에 ASK, FSK, QAM은 모두 진폭 변조 방식을 사용하여 디지털 신호를 전송한다.
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26. 베이스 점지(C3) 증폭회로에 대한 설명으로 적합하지 않은 것은?

  1. 입력임피던스가 낮다.
  2. 전류이득은 1보다 훨씬 크다.
  3. 입력에 대한 출력은 통상이다.
  4. 높은 주파수를 다루는 음용분야에 주로 사용된다.
(정답률: 67%)
  • "전류이득은 1보다 훨씬 크다."가 적합하지 않은 것이다. 이유는 베이스 점지(C3) 증폭회로의 전류이득은 일반적으로 1보다 작거나 같기 때문이다. 이 회로는 입력 신호를 증폭하여 출력하는데, 입력임피던스가 낮고 높은 주파수를 다루는 음용분야에 주로 사용된다. 출력은 통상적으로 입력에 비해 증폭된 형태로 나타난다.
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27. 다음 그림의 회로는 비안정 멀티바이브레이터(Astable multi vibarator)이다. 발진주파수에 대한 식으로 옳은 것은?

(정답률: 68%)
  • 발진 주파수는 R1, R2, C1, C2의 값에 의해 결정된다. 이 회로에서는 R1, R2, C1, C2의 값이 모두 같으므로 발진 주파수는 다음과 같이 계산할 수 있다.

    f = 1.44 / ((R1 + 2R2) * C1)

    따라서, 정답은 "" 이다.
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28. 진폭 변조(AN)에서 반송파 진폭이 20[V] 이다. 25[V]의 진폭을 가지는 신호파를 인가한 경우 변조도는?

  1. 0.65
  2. 0.8
  3. 1.0
  4. 1.25
(정답률: 63%)
  • 진폭 변조에서 변조도는 (반송파 진폭-원래 신호파 진폭)/(반송파 진폭+원래 신호파 진폭)으로 계산된다. 따라서, (20-25)/(20+25) = -5/45 = -1/9 이다. 하지만 변조도는 항상 양수이므로, -1/9를 절댓값으로 취한 값인 1/9로 계산된다. 이 값을 1로 정규화하면 1/9 * 9 = 1이므로, 변조도는 1이 된다. 따라서, 정답은 "1.0"이다.
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29. 어떤 TR이 VDE= S[V]로 동작 된다. 이 TR의 최대 정격 전력이 250[nA]이라면 견딜 수 있는 최대 컬렉터 전류는 약 몇 [nA] 인가?

  1. 20[nA]
  2. 42[nA]
  3. 51[nA]
  4. 64[nA]
(정답률: 58%)
  • VDE= S[V]에서 최대 정격 전력은 VDE와 최대 컬렉터 전류(IC)의 곱으로 나타낼 수 있다. 따라서 IC = Pmax/VDE = 250[nA]/S[V]. 여기서 S[V]는 6V이므로 IC = 250[nA]/6[V] = 41.67[nA]이다. 따라서 가장 가까운 값인 "42[nA]"가 정답이 된다.
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30. AM에서 1000[kHz]의 반송파가 35[kHz] 사인파에 의해 변조될 때 상측파대 주파수는?

  1. 1000[kHz]
  2. 1035[kHz]
  3. 1070[kHz]
  4. 1124[kHz]
(정답률: 69%)
  • AM 변조에서 상측파 주파수는 "원래의 주파수 + 변조 신호의 주파수"로 계산됩니다. 따라서, 1000[kHz] + 35[kHz] = 1035[kHz]가 됩니다. 따라서, 정답은 "1035[kHz]"입니다.
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31. 다음의 연산증폭기회로에서 출력 전압 VD는?

  1. VD=K(V2-V1)
  2. VD=KV2-(K-1)V1
  3. VD=(K+1)V2-KV1
  4. VD=(K+1)(V2-V1)
(정답률: 63%)
  • 입력 신호는 V1과 V2로 나뉘어져서 각각 R1과 R2를 거쳐서 베이스에 인가된다. 이때, R1과 R2는 서로 다르기 때문에 V1과 V2가 같아도 베이스 전압은 다를 수 있다. 따라서, 베이스 전압이 큰 쪽의 트랜지스터가 커지고, 작은 쪽의 트랜지스터가 작아져서 VD가 증폭된다. 이때, VD는 K(V2-V1)로 나타낼 수 있다. 이유는 K는 증폭비를 나타내는 상수이고, V2-V1은 입력 신호의 차이를 나타내는 값이기 때문이다. 따라서, VD=K(V2-V1)이다.
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32. RC 결함 증폭기에서 주파수 대역폭을 1/4로 줄이면 증폭이득은 약 얼마나 증가하는가?

  1. 8[dB]
  2. 10[dB]
  3. 12[dB]
  4. 14[dB]
(정답률: 58%)
  • RC 결함 증폭기에서 주파수 대역폭을 1/4로 줄이면 증폭이득은 20log(4) = 12[dB] 증가한다. 이는 대역폭이 줄어들면서 증폭기의 대역폭 외의 노이즈가 감소하고, 따라서 증폭기의 증폭이득이 증가하기 때문이다.
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33. 다음 중 연산증폭기에 관한 설명으로 옳은 것은?

  1. 입력단자는 반전 입력(+)과 비반전 입력(-) 두 개가 있다.
  2. 이상적인 연산증폭기의 주파수 대역폭은 매우 좁아 주파수의 선택도가 매우 뛰어나다.
  3. 이상적인 연산증폭기의 출력임피던스는 무한대의 값을 갖기 때문에 버퍼회로에 이용된다.
  4. 연산증폭기는 선형 집적회로로 동작 전압이 낮고 신뢰도가 매우 높다.
(정답률: 49%)
  • 연산증폭기는 선형 집적회로로 동작하기 때문에 전압이 낮고 신뢰도가 매우 높습니다. 이는 작은 전압 신호를 증폭시키는 데 매우 유용합니다. 또한, 입력단자는 반전 입력(+)과 비반전 입력(-) 두 개가 있으며, 이상적인 연산증폭기의 출력임피던스는 무한대의 값을 갖기 때문에 버퍼회로에 이용됩니다. 그러나 이상적인 연산증폭기의 주파수 대역폭은 매우 좁아 주파수의 선택도가 매우 뛰어나다는 것은 옳지 않습니다.
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34. 푸시풀(push-pull) 증폭기의 설명으로 옳은 것은?

  1. B급이나 AB급으로 동작시킨다.
  2. 두 입력의 위상은 동상이어야 한다.
  3. 공급 전압에 리플이 포함되어 있으면 부하에 나타난다.
  4. 트랜지스터의 비선형 독성에서 오는 일그러짐이 증가한다.
(정답률: 60%)
  • 푸시풀(push-pull) 증폭기는 양 끝단에 NPN 및 PNP 트랜지스터를 각각 사용하여 출력 신호를 증폭시키는 회로이다. 이 회로는 B급이나 AB급으로 동작시킬 수 있으며, 이는 출력 신호의 왜곡을 최소화하기 위한 것이다. 또한, 두 입력의 위상은 동상이어야 하며, 공급 전압에 리플이 포함되어 있으면 부하에 나타난다. 마지막으로, 트랜지스터의 비선형 독성에서 오는 일그러짐이 증가할 수 있다.
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35. 무궤한 시 전압이득이 100인 증폭기에서 궤환률 0.09의 무궤환을 걸었을 때 전압이득은?

  1. 1
  2. 9
  3. 10
  4. 50
(정답률: 60%)
  • 무궤환을 걸면 입력 임피던스가 변하므로 전압이득이 감소한다. 이때 전압이득은 궤환률과 입력 임피던스 비율의 제곱근으로 계산된다. 따라서 전압이득은 100 x √(1/(1+0.09)) = 10 이 된다.
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36. 다음 부궤환 회로의 특징 중 옳은 것은?

  1. 궤환시 이득이 감소한다.
  2. 주파수 대역폭이 좁아진다.
  3. 궤환시 왜율이 증가한다.
  4. 궤환시 잡음이 증가한다.
(정답률: 62%)
  • 정답: 궤환시 이득이 감소한다.

    이유: 부궤환 회로는 특정 주파수에서 공진되는 회로로, 이 때 입력 신호가 출력 신호보다 크게 증폭되는 현상이 발생한다. 하지만 궤환 주파수에서는 입력 신호와 출력 신호가 서로 상쇄되어 이득이 감소하게 된다. 이 때문에 궤환 회로는 주파수 대역폭이 좁아지고, 왜율이 증가하며, 잡음이 증가하는 특징을 가진다.
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37. 다음 그림은 반전연상증폭회로이다. 일 때 V1=3[V], V2=4[V]일 때 VD는 몇 [V] 인가?

  1. -12.5
  2. -13.75
  3. -14.2
  4. -15.25
(정답률: 55%)
  • VD = - (V2 - V1) = - (4 - 3) = -1 [V]

    따라서, VD는 -1[V]이다.

    보기에서 "-12.5"는 계산 실수로 인해 -1을 2배한 값이다. 따라서, 정답이 아니다.
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38. 다음의 접합형 FET 회로에서 드레인 전류 l0=4[nA] 일 때 드레인과 소스 전압 Vcs는 몇 [V] 인가?

  1. 1[V]
  2. 2[V]
  3. 3[V]
  4. 4[V]
(정답률: 41%)


  • 드레인 전류 l0는 다음과 같이 주어진다.



    주어진 l0에 대입하여 Vgs를 구하면 다음과 같다.



    따라서 드레인과 소스 전압 Vcs는 2[V]이다.
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39. 연산증폭기 응용회로에서 궤환을 사용하지 않는 것은?

  1. 반전 증폭기
  2. 비반전 증폭기
  3. 명전위 검출기
  4. 사이트 트리거
(정답률: 65%)
  • 궤환은 신호를 반전시키는 역할을 하기 때문에 반전 증폭기와 비반전 증폭기에서 사용됩니다. 하지만 명전위 검출기는 궤환 없이도 입력 신호의 전압이 특정한 값 이상이 되면 출력 신호를 발생시키는 역할을 합니다. 따라서 명전위 검출기는 궤환 없이도 사용할 수 있는 연산증폭기 응용회로입니다. 사이트 트리거는 입력 신호의 특정한 상태에서 출력 신호를 발생시키는 역할을 하기 때문에 궤환과는 관련이 없습니다.
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40. 다음과 같이 발진회로의 발진주파수는?

  3. 1/2πR1R2C
  4. 1/2πRC
(정답률: 50%)
  • 발진회로의 발진주파수는 1/2πRC이다. 이는 RC 회로에서 시간상수 τ = RC로 정의되며, 발진회로에서는 이 시간상수가 발진주파수와 관련이 있다. 발진회로에서는 양의 피드백이 존재하며, 이 때 피드백이 발생하는 주파수가 발진주파수이다. 이 때, 발진회로의 특성방정식은 1 + Aβ = 0으로 나타낼 수 있으며, 이를 정리하면 Aβ = -1이 된다. 여기서 A는 증폭기의 전압증폭계수이고, β는 피드백회로의 전압분배비율이다. 이 때, 발진주파수는 Aβ = -1일 때의 주파수로 정의되며, 이를 계산하면 1/2πRC가 된다. 따라서, 발진회로의 발진주파수는 1/2πRC이다.
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3과목: 논리회로

41. BCD(B421) 코드는 몇 개의 2진 비트를 사용하는가?

  1. 6개 비트
  2. 5개 비트
  3. 4개 비트
  4. 3개 비트
(정답률: 73%)
  • BCD(Binary Coded Decimal) 코드는 10진수를 2진수로 변환하는 방식 중 하나로, 각 10진수 숫자를 4개의 비트로 나타냅니다. 따라서 BCD 코드는 4개의 2진 비트를 사용합니다. 예를 들어, 10진수 7은 BCD 코드로 0111로 표현됩니다. 따라서 정답은 "4개 비트"입니다.
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42. 일반적으로 미사용 상태가 발생하더라도 문제없이 정상적인 카운트 루프로 복귀하는 카운터를 사용하는 것이 안전하다. 이와 같이 미사용 상태에서 정상의 카운트 루프로 복귀하지 않는 상태를 무엇이라 하는가?

  1. glitch
  2. lockout
  3. drop
  4. jitter
(정답률: 63%)
  • 정답은 "lockout"이다. Lockout은 카운터가 미사용 상태에서 정상적인 카운트 루프로 복귀하지 못하는 상태를 말한다. 이는 카운터가 잘못된 입력 신호를 받았거나, 내부 회로의 오작동 등으로 인해 발생할 수 있다. Glitch는 일시적인 신호의 변동을 말하며, Drop은 신호의 손실을 의미한다. Jitter는 신호의 불안정성을 나타내는 용어이다.
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43. 10진수 5에 대한 3-초과 코드로 옳은 것은?

  1. 0101
  2. 1100
  3. 1000
  4. 1001
(정답률: 75%)
  • 10진수 5는 2진수로 101이다. 3-초과 코드는 첫 번째 자리부터 3번째 자리까지는 모두 0이고, 4번째 자리부터는 1 또는 0이 올 수 있다. 따라서 "1000"이 옳은 답이다.
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44. TTL IC에서 논리 0과 논리 1의 전압범위로 가장 옳은 것은?

  1. 논리 D = 0~1.5V, 논리 1 = 3.5-7V
  2. 논리 D = 0~1.0V, 논리 1 = 5~10V
  3. 논리 D = 0~0.8V, 논리 1 = 2-5V
  4. 논리 D = 5~10V, 논리 1 = 0~5V
(정답률: 62%)
  • TTL IC에서 논리 0은 0V에서 0.8V 사이의 전압을, 논리 1은 2V에서 5V 사이의 전압을 나타냅니다. 이는 TTL IC의 내부 회로에서 사용되는 트랜지스터의 동작 범위와 관련이 있습니다. 따라서 "논리 D = 0~0.8V, 논리 1 = 2-5V"가 옳은 답입니다.
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45. 시간 폭이 매우 좁은 트리거 펄스 열이 입력단에 가해진 다면, 이 펄스가 나타나는 순간마다 출력 상태가 바뀌는 플립플롭은?

  1. JK 플립플롭
  2. T 플립플롭
  3. RS 플립플롭
  4. D 플립플롭
(정답률: 73%)
  • 시간 폭이 매우 좁은 트리거 펄스 열이 입력되면, T 플립플롭은 입력이 T로 고정되어 있을 때만 출력 상태가 바뀌기 때문에 가장 적합하다. JK 플립플롭은 입력이 J=K=1일 때만 출력 상태가 바뀌고, RS 플립플롭은 입력이 R=S=1일 때만 출력 상태가 바뀐다. D 플립플롭은 입력이 D로 고정되어 있을 때만 출력 상태가 바뀌기 때문에 T 플립플롭보다는 조금 덜 적합하다. 따라서 정답은 T 플립플롭이다.
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46. 불 함수 를 최소항의 합으로 바르게 표시한 것은?

  1. F(A, B, C) = Σ(1, 4, 5, 6, 7)
  2. F(A, B, C) = Σ(1, 2, 3, 6, 7)
  3. F(A, B, C) = Σ(1, 3, 5, 6, 7)
  4. F(A, B, C) = Σ(1, 2, 4, 6, 7)
(정답률: 68%)
  • 불 함수의 참 값이 되는 모든 경우를 최소항으로 나타내면 다음과 같습니다.

    F(A, B, C) = A'B'C' + A'B'C + A'BC' + AB'C' + ABC'

    이를 최소항의 합으로 나타내면 다음과 같습니다.

    F(A, B, C) = Σ(1, 4, 5, 6, 7)

    여기서 Σ(1, 4, 5, 6, 7)는 최소항으로 나타낸 항들의 합을 의미합니다. 따라서, F(A, B, C) = Σ(1, 4, 5, 6, 7)이 됩니다.
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47. 다음 그림의 회로 명칭으로 옳은 것은?

  1. 2비트 직렬가산기
  2. 2비트 병렬가산기
  3. 4비트 직렬가산기
  4. 4비트 병렬가산기
(정답률: 54%)
  • 정답: 4비트 병렬가산기

    설명:
    - 2비트 직렬가산기: 2개의 비트를 직렬로 더하는 회로
    - 2비트 병렬가산기: 2개의 비트를 병렬로 더하는 회로
    - 4비트 직렬가산기: 4개의 비트를 직렬로 더하는 회로
    - 4비트 병렬가산기: 4개의 비트를 병렬로 더하는 회로

    주어진 그림에서는 4개의 비트를 병렬로 더하는 회로이므로 "4비트 병렬가산기"가 옳은 명칭이다.
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48. 의 논리 방정식을 가장 간단히 표시한 것은?

  1. A + B
  2. AB
(정답률: 74%)
  • 정답은 "A + B"이다. 이유는 논리식에서 OR 연산자는 둘 중 하나만 참이어도 참이 되기 때문에, A와 B 중 하나라도 참이면 전체 식이 참이 된다. 따라서 A + B가 가장 간단한 표현이다.
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49. 2진코드 1111을 그레이(Gray) 코드로 변환하면?

  1. 1111
  2. 1000
  3. 0000
  4. 1001
(정답률: 66%)
  • 그레이 코드는 인접한 두 수의 차이가 1인 이진 코드이다. 따라서 1111과 1000의 차이는 한 자리수만 다르므로 1111을 그레이 코드로 변환하면 1000이 된다.
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50. 기억용량 단위인 4 니블(nibble)은 몇 바이트(byte)인가?

  1. 1
  2. 2
  3. 3
  4. 4
(정답률: 66%)
  • 4 니블은 2바이트이다.

    니블은 4비트(bit)를 의미하며, 1바이트는 8비트로 이루어져 있다. 따라서 4 니블은 4 x 4비트 = 16비트이고, 16비트는 2바이트이다.
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51. 다음 불 대수(Boolean Algebra) 중 옳지 않은 것은?

  1. A + A ㆍ B = A
  2. A ㆍ (A + B) = B
(정답률: 69%)
  • 옳지 않은 것은 "A ㆍ (A + B) = B"이다. 이는 분배 법칙을 이용하여 A ㆍ (A + B) = A ㆍ A + A ㆍ B = A + A ㆍ B = A와 같이 변환할 수 있다. 따라서 A ㆍ (A + B) = A가 되며, 이는 옳지 않은 등식이다.
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52. 다음 회로를 논리식으로 표현하면?

  2. X + Y
(정답률: 55%)
  • 논리식으로 표현하면 "" 이다. 이유는 AND 게이트의 입력으로 X와 Y가 들어가고, OR 게이트의 입력으로 AND 게이트의 출력과 Z가 들어가기 때문이다. 따라서 X와 Y가 모두 참일 때만 AND 게이트의 출력이 참이 되고, 이때 OR 게이트의 출력도 참이 된다. 그 외의 경우에는 OR 게이트의 출력이 거짓이 된다.
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53. 드모르간(De Moragan)의 정리에 속하는 것은?

  1. A(A+B)=A
  2. AㆍB=BㆍA
  4. A-(BㆍC)=(A+B)ㆍ(A+C)
(정답률: 68%)
  • 드모르간의 정리는 ~(A+B)=~Aㆍ~B와 ~(AㆍB)=~A+B로 이루어져 있습니다. 따라서 ""는 드모르간의 정리에 속합니다. 이는 ~(A+B+C)=~Aㆍ~Bㆍ~C로 표현할 수 있습니다.
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54. 동기식 계수기의 특징과 가장 거리가 먼 것은?

  1. 회로가 복잡하다.
  2. 동작 속도가 저속이다.
  3. 시간지연(time delay)이 발생하지 않는다.
  4. 클록 펄스를 공동(병렬)으로 사용한다.
(정답률: 56%)
  • 동기식 계수기의 특징은 클록 펄스를 공동(병렬)으로 사용한다는 것입니다. 이는 다른 계수기와는 달리 시간지연(time delay)이 발생하지 않는다는 것을 의미합니다. 하지만 가장 거리가 먼 것은 동작 속도가 저속이다는 것입니다. 이는 회로가 복잡하다는 것과 관련이 있습니다. 동기식 계수기는 복잡한 회로 구성으로 인해 처리 속도가 느리다는 단점이 있습니다.
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55. 다음 논리도의 기능은?

  1. 4-to-1 라인 멀티플렉서
  2. 4-to-1 디코더
  3. 4-to-1 크기 비교기
  4. 4-to-1 인코더
(정답률: 77%)
  • 이 논리도는 4개의 입력(A, B, C, D) 중에서 선택된 하나의 입력을 출력하는 기능을 수행합니다. 이는 "4-to-1 라인 멀티플렉서"의 기능과 일치합니다. 다른 보기들은 입력을 해석하는 방식이나 출력하는 값의 형태가 다르기 때문에 해당하지 않습니다.
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56. 다음 회로 동작을 설명한 것 중 옳은 것은?

  1. 다수결 회로로 동작한다.
  2. Multiplexer 회로로 동작한다.
  3. Encoder 회로로 동작한다.
  4. A=1, B=1, C=0 일 경우 출력 Y=0 이 된다.
(정답률: 69%)
  • 다수결 회로는 입력 신호 중에서 가장 많은 신호를 출력으로 선택하는 회로이다. 이 회로에서는 A, B, C 중에서 2개 이상이 1일 경우 출력이 1이 되므로, 다수결 회로로 동작한다. 따라서 정답은 "다수결 회로로 동작한다."이다.
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57. F = (ac)′ + ab′ 의 회로로 잘못 설계된 것은?

(정답률: 59%)
  • 정답은 ""입니다. 이유는 회로에서 AND 게이트와 OR 게이트가 잘못 연결되어 있기 때문입니다. F = (ac)′ + ab′ 식을 구성하는 두 항을 각각 구현하면 (ac)′는 AND 게이트로 a와 c를 입력으로 받고, 출력을 NOT 연산합니다. ab′는 OR 게이트로 a와 b를 입력으로 받고, 출력을 NOT 연산합니다. 이렇게 구현한 두 항의 출력을 OR 게이트로 연결하여 F를 구현해야 합니다. 하지만 잘못된 회로에서는 AND 게이트의 출력을 OR 게이트의 입력으로 사용하고 있습니다. 따라서 올바른 결과를 얻을 수 없습니다.
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58. 동기식 모듈로-6 카운터(MOG-6)를 구성하는데 최소 몇 개의 플립플롭이 필요한가?

  1. 2
  2. 3
  3. 4
  4. 5
(정답률: 69%)
  • 동기식 모듈로-6 카운터(MOG-6)는 6개의 출력을 가지므로, 최소한 6개의 입력을 받아야 합니다. 각 출력은 2진수로 표현되므로, 3개의 플립플롭이 필요합니다. 이는 2^3 = 8개의 가능한 상태를 가지기 때문입니다. 따라서, 정답은 "3"입니다.
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59. RS 플립플롭에 대한 설명으로 옳은 것은?

  1. 입력신호가 모두 0일 때는 이전상태의 반전
  2. 입력신호가 모두 0일 때는 이전상태의 유지
  3. 입력신호가 모두 1일 때는 이전상태의 반전
  4. 입력신호가 모두 1일 때는 Reset
(정답률: 65%)
  • RS 플립플롭은 입력신호에 따라 이전 상태를 유지하거나 반전시키는 회로입니다. 입력신호 중 R과 S가 모두 0일 때는 이전 상태를 유지합니다. 이유는 R과 S가 모두 0이면 Q와 Q'가 서로 반대의 값을 가지게 되는데, 이 상태를 유지하기 위해서는 R과 S가 모두 0이어야 합니다. 따라서 입력신호가 모두 0일 때는 이전상태의 유지가 옳은 설명입니다.
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60. JK 플립플롭에서 J=1, K=1 일 때, 출력(Q)의 값은?

  1. 0
  2. 1
  3. 불변
  4. 반전
(정답률: 63%)
  • JK 플립플롭은 입력 신호에 따라 출력이 변하는 회로이다. J=1, K=1 일 때, JK 플립플롭은 이전 상태와 반대로 출력이 바뀐다. 따라서 정답은 "반전"이다.
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4과목: 집적회로 설계이론

61. 미리 설계해 놓은 여러 소재들의 데이터(레이아웃데이터)를 모아 놓은 일종의 데이터베이스를 무엇이라고 하는가?

  1. 셀 라이브러리
  2. 패키지
  3. 서브 프로그램
  4. 고정 배선
(정답률: 81%)
  • 셀 라이브러리는 미리 설계해 놓은 여러 소재들의 데이터(레이아웃데이터)를 모아 놓은 일종의 데이터베이스입니다. 따라서, 다양한 디자인 작업에서 필요한 소재들을 쉽게 찾아 사용할 수 있습니다. 이와 달리 패키지는 여러 개의 파일이나 모듈을 묶어서 배포하는 것을 말하며, 서브 프로그램은 메인 프로그램에서 호출되어 사용되는 작은 프로그램을 말합니다. 고정 배선은 전기나 통신 등에서 사용되는 배선을 고정시켜 놓는 것을 말합니다.
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62. MOS 구조의 전계효과 중 게이트 전압 Vs가 크게 증가하면 전계의 증가에 의해 산화층과 실리콘의 경계면에 소수 캐리어인 전자가 모이는 현상은?

  1. 공핍 모드(Depletion mode)
  2. 반전 모드(Inversion mode)
  3. 축적 모드(Accumulation mode)
  4. 바디 바이어스 효과(Body bias effect)
(정답률: 65%)
  • 게이트 전압 Vs가 크게 증가하면 MOS 구조의 전계가 증가하게 되어 산화층과 실리콘의 경계면에 소수 캐리어인 전자가 모이게 됩니다. 이 때, 전자의 모임이 충분히 이루어지면 산화층과 실리콘의 경계면에서 전자의 밀도가 높아져서 전자의 이동성이 증가하게 됩니다. 이러한 상황에서 게이트 전압이 양수인 경우, 산화층과 실리콘의 경계면에서 전자의 밀도가 높아지면서 산화층과 실리콘 사이에 형성된 채널이 전자로 인해 반전되는 현상이 발생합니다. 이를 반전 모드(Inversion mode)라고 합니다. 따라서 정답은 "반전 모드(Inversion mode)"입니다.
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63. CMOS 제조 과정에서는 nMOS와 pMDS 트랜지스터를 만들 때 생기는 n 층과 p 층간의 결함(n-p-n-p 또는 p-n-p-n)에 의해 기성 트랜지스터가 구성되는데, 이 기생 트랜지스터가 결합되어 Vds와 Vss사이에 전류 통로가 형성되는 현상을 무엇이라고 하는가?

  1. 단락(Short)
  2. 래치업(Latch-up)
  3. 상호연결 기생요소
  4. ESD(Efectroslatic Dischange)
(정답률: 78%)
  • 래치업은 CMOS 제조 과정에서 생기는 n 층과 p 층 간의 결함으로 인해 기생 트랜지스터가 구성되어 Vds와 Vss 사이에 전류 통로가 형성되는 현상을 말한다. 이 현상은 전원 공급이나 신호 라인에 고전압이 인가될 때 발생하며, 이로 인해 회로가 정상적으로 동작하지 않게 된다. 따라서 래치업은 CMOS 회로 설계 시 고려해야 할 중요한 요소 중 하나이다.
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64. 다음 중 Integrated Cirouit(IC)에 포함시키기가 어려운 소자는?

  1. 트랜지스터(Transistor)
  2. 다이오드(Diode)
  3. 코일(Coil)
  4. 저항(Resistor)
(정답률: 79%)
  • IC는 작은 공간에 많은 소자를 집적시키는 기술이기 때문에, 크기가 큰 소자인 코일은 포함시키기가 어렵습니다. 코일은 전기 에너지를 자기 에너지로 변환하거나, 자기 에너지를 전기 에너지로 변환하는데 사용되는데, 이러한 기능 때문에 코일의 크기가 크고, 복잡한 구조를 가지기 때문입니다. 따라서 IC에 포함시키기가 어려운 소자는 코일입니다.
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65. CMOS 인버터(Inverter) DC 특성 곡선에서 최대 전류가 흐르는 NMOS와 PMOS의 동작 영역은?

  1. NMOS와 PMOS 모두 선형 영역
  2. NMOS는 포화 영역, PMOS는 선형 영역
  3. NMOS와 PMOS 모두 포화 영역
  4. NMOS는 선형 영역, PMOS는 포화 영역
(정답률: 62%)
  • CMOS 인버터에서 NMOS와 PMOS는 서로 역전되는 역할을 하기 때문에, 인버터의 입력이 높아지면 NMOS는 포화 영역으로 들어가서 최대 전류를 흐르게 되고, PMOS는 선형 영역에서 동작하게 됩니다. 반대로 인버터의 입력이 낮아지면 PMOS는 포화 영역으로 들어가서 최대 전류를 흐르게 되고, NMOS는 선형 영역에서 동작하게 됩니다. 따라서 CMOS 인버터의 DC 특성 곡선에서 NMOS와 PMOS의 최대 전류가 흐르는 영역은 모두 포화 영역입니다.
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66. 집적회로 구현을 위한 웨이퍼 제조 공정에 해당하지 않는 것은?

  1. 현상 공정
  2. 확산 공정
  3. 박막 공정
  4. 칩 테스팅 공정
(정답률: 83%)
  • 집적회로 구현을 위한 웨이퍼 제조 공정 중에서 칩 테스팅 공정은 제조 과정이 아니라 제조된 칩의 품질을 검사하는 과정이기 때문에 해당하지 않는다. 칩 테스팅 공정은 제조된 칩의 기능을 확인하고 불량품을 제거하여 최종 제품의 품질을 보장하는 중요한 과정이지만, 집적회로 구현을 위한 웨이퍼 제조 공정에는 해당하지 않는다.
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67. 다음 모노리틱(Monolithic) IC의 제조과정 중 제일 마지막에 수행하는 공정은?

  1. 에피택셜(Epitaxial) 성장
  2. 산화막(Oxide) 생성
  3. 알루미늄 증착
  4. 불순물 확산
(정답률: 66%)
  • 알루미늄 증착은 모노리틱 IC의 제조과정 중 제일 마지막에 수행하는 공정입니다. 이는 모노리틱 IC에서 알루미늄이 전극과 연결되는 과정으로, 알루미늄은 전기적으로 안정하고 저항이 낮기 때문에 전극과의 연결에 적합합니다. 따라서 알루미늄 증착은 모노리틱 IC의 제조과정에서 매우 중요한 역할을 합니다.
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68. 전달게이트(transmission gate)에 대한 설명으로 틀린 것은?

  1. 스위치로 사용하기 위하여 NMOS와 PMOS를 병렬로 연결한 것이다.
  2. 두 개의 MOS 중 하나가 고장일 경우에도 동작을 한다.
  3. 실리콘 사용 면적이 감소하여 회로가 단순화 된다.
  4. ON 상태에서 NMOS와 PMOS가 모두 도통이 되므로 패스트랜지스터보다 ON 상태의 저항이 적다.
(정답률: 45%)
  • 전달게이트(transmission gate)에 대한 설명 중 틀린 것은 없다.

    실리콘 사용 면적이 감소하여 회로가 단순화 된다는 이유는, 전달게이트가 NMOS와 PMOS를 병렬로 연결하여 구성되기 때문에, 기존의 패스트랜지스터와 같은 기능을 수행하는데 필요한 MOSFET 수가 절반으로 줄어들기 때문이다. 따라서, 회로의 복잡도가 감소하고, 실리콘 사용 면적도 줄어들어서 제작 비용이 절감된다.
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69. 다음 중 직접회로설계의 전반부(front-end) 설계에 해당하지 않는 것은?

  1. 레이아웃 설계(layout design)
  2. 논리회로 설계(logic design)
  3. 구조수준 설계(structural-level design)
  4. 행위수준 설계(behavloral-level design)
(정답률: 67%)
  • 레이아웃 설계는 전반부(front-end) 설계 중에서는 아니며, 후반부(back-end) 설계에 해당한다. 레이아웃 설계는 전자 제품의 외관 디자인과 관련된 부분으로, PCB(Printed Circuit Board)의 크기, 위치, 구성 등을 결정하는 작업이다. 따라서, 레이아웃 설계는 전기적인 성능과는 직접적인 연관이 없으며, 전기적인 성능을 고려한 논리회로 설계, 구조수준 설계, 행위수준 설계와는 구분된다.
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70. 시스템의 행동을 기술하기 위한 하드웨어 기술 언어에 속하는 것은?

  1. C-LANGUAGE
  2. VERILOG
  3. PASCAL
  4. COBOL
(정답률: 68%)
  • VERILOG은 하드웨어 기술 언어로, 디지털 시스템의 동작을 모델링하고 시뮬레이션하는 데 사용됩니다. 따라서 시스템의 행동을 기술하기 위한 하드웨어 기술 언어에 속합니다. 다른 보기인 C-LANGUAGE, PASCAL, COBOL은 모두 소프트웨어 개발에 사용되는 언어입니다.
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71. VLSI 레이아웃 설계 후 레이아웃 도면으로부터 추출한 저항 및 커패시턴스 값을 반영하여 논리 시뮬레이션을 다시 실시하는 과정을 일컫는 것은?

  1. floor planning
  2. back annotation
  3. logic synthesis
  4. self-alignment
(정답률: 74%)
  • VLSI 레이아웃 설계 후 레이아웃 도면으로부터 추출한 저항 및 커패시턴스 값은 논리 시뮬레이션 결과에 영향을 미치게 됩니다. 따라서 이 값을 다시 논리 시뮬레이션에 반영하는 과정을 back annotation이라고 합니다.
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72. 동적 CMOS 로직과 거의 같으나, 출력단에 인버팅래치가 달려있는 점이 다른 로직은?

  1. 도미노 로직
  2. 카미노 로직
  3. 슈도 로직
  4. 트랜스 로직
(정답률: 72%)
  • 도미노 로직은 동적 CMOS 로직과 거의 같으나, 출력단에 인버팅래치가 달려있어서 출력이 높은 상태로 유지되는 특징이 있습니다. 이로 인해 동적 CMOS 로직보다 더 높은 속도와 더 낮은 에너지 소비를 가지고 있습니다.
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73. 다음 중 문턱전압(threshold voltage)에 대한 설명으로 옳은 것은?

  1. 전류가 포화상태일 때의 드레인 전압
  2. 채널이 사라지기 시작하는 게이트 전압
  3. 전류가 포화상태로 진압하는 게이트 저압
  4. 드레인 전류가 흐를 수 있도록 채널이 형성되는 시점의 게이트 전압
(정답률: 63%)
  • 문턱전압은 드레인 전류가 흐를 수 있도록 채널이 형성되는 시점의 게이트 전압입니다. 이는 게이트 전압이 일정 수준 이상 올라가면 채널이 형성되어 전류가 흐를 수 있게 되는데, 이 때의 게이트 전압을 문턱전압이라고 합니다. 따라서 "드레인 전류가 흐를 수 있도록 채널이 형성되는 시점의 게이트 전압"이 옳은 설명입니다.
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74. MOSFET에서 K×M/L는 무엇을 정의하는 식인가? (단, K:공정 전달 전도도, W:트랜지스터 채널폭, L:트랜지스터 길이)

  1. 소자 전달 전도도
  2. 캐리어 이동도
  3. 게이트 유전막
  4. 유효채널
(정답률: 68%)
  • K×M/L은 MOSFET의 소자 전달 전도도를 정의하는 식입니다. 이는 MOSFET의 전류 전달 능력을 나타내는 중요한 파라미터 중 하나입니다. K는 공정 전달 전도도를 나타내며, M은 채널폭을 나타내는 인자입니다. L은 트랜지스터 길이를 나타내며, 이는 채널의 길이를 의미합니다. 따라서 K×M/L은 MOSFET의 전류 전달 능력을 결정하는데 중요한 역할을 합니다.
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75. 게이트 전압(V)이 기관 전압(V )보다 낮은 전위를 갖는 경우, MOS 구조의 동작 모드는?

  1. 반전 모드(Inversion Mode)
  2. 공정 모드(Depletion Mode)
  3. 증가 모드(Enhancement Mode)
  4. 축적 모드(Accumulation Mode)
(정답률: 68%)
  • 게이트 전압(V)이 기관 전압(V )보다 낮은 전위를 갖는 경우, MOS 구조는 축적 모드(Accumulation Mode)로 동작한다. 이는 게이트와 기관 사이에 양전하가 축적되어 있기 때문이다. 축적 모드에서는 게이트와 기관 사이에 전하가 축적되어 있으므로, 이전에 존재하지 않았던 전하가 존재하게 되어 전류가 흐르게 된다.
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76. 다음 중 직접회로 공정에서 불순물을 첨가하는 방법이 아닌 것은?

  1. 확산
  2. 이온 주입
  3. 성장
  4. 산화
(정답률: 63%)
  • 정답은 "산화"입니다.

    이유는 직접회로 공정에서 불순물을 첨가하는 방법으로는 "확산", "이온 주입", "성장"이 있지만, "산화"는 불순물을 첨가하는 방법이 아닙니다. 산화는 물질이 산소와 반응하여 산화물을 생성하는 과정을 말합니다. 따라서 이것은 불순물을 첨가하는 방법이 아니며, 직접회로 공정에서 사용되지 않습니다.
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77. 두 pMOS를 병렬 연결하여 반드시 한 게이트 입력에 “0”을 일력할 경우 형성되는 전도 패스의 기능을 볼 함수로 옳게 표현한 것은?

  1. aㆍb
  2. a+b
(정답률: 63%)
  • 두 pMOS를 병렬 연결하면 두 MOSFET 중 하나라도 전류가 흐르면 전체 회로의 출력이 “0”이 되므로, 두 MOSFET 모두 게이트 입력에 “0”이 입력되어야 출력이 “1”이 된다. 따라서 두 MOSFET의 게이트 입력을 AND 연산하는 함수가 된다. 따라서 정답은 "" 이다.
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78. 게이트 어레이 방식 설계에 대한 설명으로 옳지 않은 것은?

  1. 웨이퍼를 절약할 수 있다.
  2. 칩 제조 공정의 시간이 절약된다.
  3. 회로 설계의 유연성이 증가한다.
  4. 표준 셀 방식보다 칩의 크기가 작다.
(정답률: 62%)
  • 표준 셀 방식보다 칩의 크기가 작다는 설명은 옳지 않습니다. 게이트 어레이 방식은 표준 셀 방식보다 더 큰 크기의 칩을 만들 수 있기 때문입니다. 게이트 어레이 방식은 웨이퍼를 절약할 수 있고, 칩 제조 공정의 시간을 절약하며, 회로 설계의 유연성을 증가시킬 수 있습니다.
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79. 실제로 클럭 신호는 MOS의 저항 및 용량 특성에 따라서 전달 과정에서 지연 효과를 갖게 되어 클럭의 시간차가 생긴다. 이와 같은 현상을 무엇이라고 하는가?

  1. 글리치(glitch)
  2. 해저드(hazard)
  3. 경합(race)
  4. 스큐(skew)
(정답률: 62%)
  • 클럭 신호의 지연 효과를 스큐(skew)라고 부른다. 스큐는 전자기적인 신호가 전달되는 과정에서 발생하는 시간차이를 의미한다. 이는 MOS의 저항 및 용량 특성에 따라 발생하며, 클럭 신호의 도달 시간이나 신호의 변화 시점 등에 영향을 미칠 수 있다. 따라서 스큐는 회로 설계에서 고려해야 할 중요한 요소 중 하나이다.
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80. MOS 트랜지스터에서 게이트 출력이 ‘1“ 또는 ”0“레벨에 있을 경우 DC 전력을 거의 소모하지 않는 디바이스는?

  1. n-MOS
  2. p-MOS
  3. I-MOS
  4. CMOS
(정답률: 71%)
  • CMOS는 n-MOS와 p-MOS를 조합한 구조로, 게이트 출력이 ‘1’ 또는 ‘0’ 레벨에 있을 경우에도 전력을 거의 소모하지 않습니다. 이는 n-MOS와 p-MOS의 특성을 이용하여, 게이트 출력이 ‘1’일 때는 p-MOS가 전류를 차단하고 n-MOS가 전류를 흐르게 하고, 게이트 출력이 ‘0’일 때는 n-MOS가 전류를 차단하고 p-MOS가 전류를 흐르게 함으로써 실현됩니다. 따라서 CMOS는 저전력 소모가 필요한 디지털 회로에서 많이 사용됩니다.
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