반도체설계산업기사 필기 기출문제복원 (2019-04-27)

반도체설계산업기사
(2019-04-27 기출문제)

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1과목: 반도체공학

1. PN 접합 다이오드에서 순방향 바이어스를 인가해주면 나타나는 현상에 대한 설명으로 옳은 것은?

  1. 전위장벽이 높아진다.
  2. 공간전하의 영역의 폭이 좁아진다.
  3. 전장이 증가한다.
  4. 확산용량이 줄어든다.
(정답률: 77%)
  • PN 접합 다이오드에서 순방향 바이어스를 인가해주면 전위장벽이 낮아지고, 공간전하의 영역의 폭이 넓어지게 됩니다. 이는 전류가 흐르기 쉬워지고, 전장이 감소하게 되어 확산용량이 증가합니다. 따라서, 주어진 보기 중에서 옳은 것은 "공간전하의 영역의 폭이 좁아진다." 입니다.
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2. 반도체 재료에 전계를 가하면 정공의 드리프트(drift) 속도의 방향은?

  1. 전계와 같은 방향이다.
  2. 전계와 반대 방향이다.
  3. 전계와 직각 방향이다.
  4. 전계와 무관한 자유운동을 한다.
(정답률: 75%)
  • 반도체 재료에 전계를 가하면 전자와 같은 음전하 입자는 전계의 방향과 반대 방향으로 이동하게 되고, 정공과 같은 양전하 입자는 전계의 방향과 같은 방향으로 이동하게 됩니다. 따라서 정답은 "전계와 같은 방향이다." 입니다.
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3. MOSFET와의 설명으로 틀린 것은?

  1. 게이트-소스간에 전압 VGS을 인가하면 드레인과 소스사이에 채널이 형성된다.
  2. 드레인-소스간에 역방향 전압 VDS을 인가하면 드레인 전류 ID가 흐른다.
  3. VGS을 증가시키면 채널의 폭이 두꺼워져 드레인 전류 ID가 증가한다.
  4. BJT에 비해 전력소모가 많은 트랜지스터이다.
(정답률: 78%)
  • BJT에 비해 전력소모가 많은 트랜지스터이다. - 이 설명은 MOSFET에 대한 것이 아니라 전체적인 트랜지스터에 대한 설명이다. MOSFET는 BJT에 비해 전력소모가 적은 트랜지스터이다. 이는 MOSFET의 작동 원리가 게이트-소스간의 전압을 이용하여 드레인-소스간의 전류를 제어하는 방식이기 때문이다. 따라서 MOSFET는 저전력 소모가 필요한 전자기기 등에 많이 사용된다.
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4. MOS 집적회로 공정에서 가장 소형화하기 어려운 소자는?

  1. 저항
  2. 인덕터
  3. 커패시터
  4. 트랜지스터
(정답률: 76%)
  • 인덕터는 전류가 흐르면서 자기장을 발생시키는데, 이 자기장이 다른 회로 요소들과 상호작용하여 회로의 동작을 제어하게 된다. 그러나 인덕터는 회로 요소 중에서 가장 크기가 커지기 쉬우며, 이는 MOS 집적회로 공정에서 소형화하기 어렵게 만든다. 따라서 인덕터는 MOS 집적회로 공정에서 가장 소형화하기 어려운 소자 중 하나이다.
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5. 전류가 역방향 바이어스에 의해 차단되면 나타나는 현상으로 옳은 것은?

  1. 다수 캐리어로 인해 전류가 약간 흐른다.
  2. 소수 캐리어로 인해 아주 작은 전류가 흐른다.
  3. 전위 장벽이 낮아져서 다수 캐리어에 의해 큰 전류가 흐른다.
  4. 공핍층이 좁아져서 다수 캐리어에 의해 큰 전류가 흐른다.
(정답률: 77%)
  • 전류가 역방향 바이어스에 의해 차단되면 소수 캐리어로 인해 아주 작은 전류가 흐릅니다. 이는 역방향 바이어스가 공핍층을 넓게 만들어 소수 캐리어가 이동할 수 있는 경로를 만들기 때문입니다. 다수 캐리어는 공핍층을 넘어 이동할 수 없으므로 전류가 흐르지 않습니다.
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6. BJT 회로에서 출력전압과 입력전압이 거의 동위상이 되어 이미터 폴로어(emitter follower)라고도 부르는 회로는?

  1. 이미터 공통회로
  2. 베이스 공통회로
  3. 컬렉터 공통회로
  4. 게이트 공통회로
(정답률: 73%)
  • 이미터 폴로어 회로는 BJT의 에미터를 출력으로 사용하는 회로로, 입력신호가 베이스-에미터 전압으로 주어지면 출력신호는 에미터-컬렉터 전압으로 나온다. 이 때, 출력전압과 입력전압이 거의 동위상이 되므로 입력신호가 출력신호를 따라가는 특성을 가진다. 이러한 특성 때문에 이미터 폴로어 회로는 입력 임피던스가 높고 출력 임피던스가 낮아 신호 증폭에 유용하게 사용된다. 이와 달리 컬렉터 공통회로는 BJT의 컬렉터를 출력으로 사용하는 회로로, 입력신호가 베이스-에미터 전압으로 주어지면 출력신호는 컬렉터-에미터 전압으로 나온다. 따라서 출력신호는 입력신호와 반대상으로 나오게 되며, 입력 임피던스가 낮고 출력 임피던스가 높아서 신호 증폭보다는 전압 증폭에 유용하게 사용된다.
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7. P형과 N형 반도체에서 다수 반송자(Carrier)를 옳게 나타낸 것은?

  1. P형 : 정공, N형 : 전자
  2. P형 : 전자, N형 : 전자
  3. P형 : 정공, N형 : 정공
  4. P형 : 전자, N형 : 정공
(정답률: 86%)
  • P형 반도체는 전자가 적고 정공이 많은 반도체이며, N형 반도체는 정공이 적고 전자가 많은 반도체입니다. 따라서 P형 반도체에서는 정공이 다수 반송자이고, N형 반도체에서는 전자가 다수 반송자입니다. 따라서 "P형 : 정공, N형 : 전자"가 옳은 답입니다.
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8. MOSFET 소자의 채널 폭과 길이가 짧아지면서 발생하는 단채널 효과(short channel effect)가 아닌 것은?

  1. 드레인 전압에 의한 문턱전압 감소
  2. 속도 포화 현상
  3. 전류 포화 현상
  4. 드레인 항복 전압 감소
(정답률: 56%)
  • 전류 포화 현상은 MOSFET 소자의 채널 폭과 길이와는 관계없이 발생하는 현상으로, 게이트 전압이 일정 이상 올라가면 채널 전하가 포화되어 전류가 더 이상 증가하지 않는 현상을 말합니다. 따라서 채널 폭과 길이가 짧아지더라도 발생하는 단채널 효과와는 관련이 없습니다.
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9. 실리콘 잉곳이 1016 비소원자/cm3로 도핑되어 있을 때, 실온에서의 캐리어 농도는 얼마인가? (단, 진성 캐리어 밀도는 1.5×1010/cm3이다.)

  1. 1.5×1010/cm3
  2. 2.25×104/cm3
  3. 1026/cm3
  4. 1.5×1026/cm3
(정답률: 67%)
  • 도핑된 실리콘에서 캐리어 농도는 도핑된 비소원자의 농도와 진성 캐리어 밀도에 의해 결정된다. 도핑된 비소원자의 농도는 1016/cm3이므로, 이것이 캐리어 농도에 기여하는데, 이는 양공의 수와 같다. 따라서, 캐리어 농도는 1.5×1010/cm3 (진성 캐리어 밀도) + 1016/cm3 (도핑된 비소원자의 농도) = 2.25×104/cm3 이다.
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10. Si(실리콘) 원소에 대한 설명 중 틀린 것은?

  1. 하나의 원자가 14개의 전자를 가지고 있다.
  2. 하나의 원자가 4개의 가전자를 가지고 있다.
  3. 다이아몬드 격자구조를 가지고 있다.
  4. 이온결합에 의해 결정을 이루고 있다.
(정답률: 78%)
  • "이온결합에 의해 결정을 이루고 있다."가 틀린 설명입니다. Si(실리콘) 원소는 공유결합을 이용하여 결정을 이루고 있습니다. 이유는 Si 원자가 4개의 가전자를 가지고 있기 때문에 다른 Si 원자와 공유결합을 이루어 안정적인 다이아몬드 격자구조를 형성합니다.
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11. 실리콘 공정에서 산화막에 대한 설명으로 틀린 것은?

  1. 건식 산화 공정보다 습식 산화 공정의 반응 속도가 빠르다.
  2. 이미 형성된 산화막이 추후의 산화공정에서의 성장속도에 영향을 준다.
  3. 건식 산화 공정으로 형성된 산화막의 구조가 더 치밀하다.
  4. 산화막은 절연체이다.
(정답률: 62%)
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12. 도체에 1A의 전류가 흐를 때 1초 동안에 기준 단면적을 통과하는 전자의 개수는? (단, 전하의 전하량은 –1.6×10-19C)

  1. 1.6×10-19
  2. 1.6×1019
  3. 6.25×1018
  4. 6.25×10-20
(정답률: 64%)
  • 전류는 단위 시간당 전하의 양이므로, 1A의 전류가 1초 동안 흐르면 전하의 양은 1C이 된다. 전하량이 -1.6×10-19C인 전자 한 개가 지니는 전하는 1.6×10-19C이므로, 1C의 전하량을 가지려면 1C ÷ 1.6×10-19C = 6.25×1018개의 전자가 필요하다. 따라서, 1A의 전류가 흐를 때 1초 동안에 기준 단면적을 통과하는 전자의 개수는 6.25×1018개가 된다.
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13. 쌍극성 접합 트랜지스터에 대한 설명 중 옳은 것은?

  1. 컬렉터의 농도가 이미터, 베이스에 비해 높게 제작된다.
  2. 컬렉터 접합의 역방향 전압이 증가할수록 실효 베이스 폭은 증가한다.
  3. 전자와 정공이 모두 이미터 전류 형성에 기여한다.
  4. 이미터 전류에 의해 컬렉터 전류를 제어할 수 있다.
(정답률: 53%)
  • 쌍극성 접합 트랜지스터는 베이스-컬렉터 접합과 베이스-에미터 접합으로 이루어져 있습니다. 이 때, 베이스-에미터 접합은 얇은 역방향 편극으로 만들어져 있어서 전류가 흐르지 않습니다. 따라서, 전자와 정공이 모두 이미터 전류 형성에 기여하는 것입니다. 베이스에 인가되는 작은 전류가 이미터-컬렉터 전류를 크게 제어할 수 있습니다.
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14. 계단 접합인 PN 접합에서 P영역과 N영역의 불순물 밀도가 각각 1018cm-3, 1015cm-3 일 때, 상온에서의 접촉전위차는 얼마인가? (단, K·T/q = VT = 26mV 이고, 진성 캐리어의 농도 ni = 1.5×1010cm-3으로 가정)

  1. 0.657V
  2. 0.707V
  3. 0.757V
  4. 0.807V
(정답률: 58%)
  • PN 접합에서 상온에서의 접촉전위차는 다음과 같이 계산할 수 있다.

    Vbi = VTln(NaNd/ni2)

    여기서, Vbi는 내부 전위차, Na와 Nd는 각각 P영역과 N영역의 불순물 농도이다.

    따라서, 계산해보면

    Vbi = 0.026ln(1018×1015/(1.5×1010)2) = 0.757V

    따라서, 정답은 "0.757V"이다.
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15. 부성저항 특성을 가지는 다이오드는?

  1. 제너 다이오드
  2. 터널 다이오드
  3. 쇼트키(schottky) 다이오드
  4. 바렉터(varactor) 다이오드
(정답률: 59%)
  • 터널 다이오드는 부성저항 특성을 가지는 다이오드 중 하나입니다. 이는 다이오드의 전압-전류 특성이 일반적인 다이오드와는 다르게 전압이 일정 범위 내에서 증가함에 따라 전류가 감소하다가 다시 증가하는 현상을 보이기 때문입니다. 이러한 특성은 고속 스위칭, 높은 주파수 응용 등에 유용하게 사용됩니다.
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16. PN 접합의 전압전류 특성에 대한 설명으로 옳은 것은?

  1. 금지대 폭이 큰 반도체일수록 항복 전압이 낮다.
  2. 포화전류가 흐르도록 하는 바이어스 방향은 순방향 바이어스이다.
  3. N 영역에 음(-)의 전압을 인가하면 포화전류가 흐른다.
  4. 역방향 전압을 점점 증가시키면 어느 임계전압에서 전류가 급증하게 되는데, 이 현상을 항복현상이라고 한다.
(정답률: 68%)
  • PN 접합은 양극성이 다른 P와 N 영역이 만나서 형성되는 반도체 소자이다. 이 접합의 전압전류 특성은 다음과 같다.

    - 금지대 폭이 큰 반도체일수록 항복 전압이 낮다: 금지대 폭이란 전자가 이동할 수 없는 영역을 말하는데, 이 영역이 좁을수록 항복 전압이 높아진다.
    - 포화전류가 흐르도록 하는 바이어스 방향은 순방향 바이어스이다: PN 접합에 순방향 전압을 인가하면 전자와 양공이 접합 영역에서 만나서 재결합하면서 전류가 흐르게 된다. 이 때 포화전류가 흐르도록 하는 바이어스 방향은 순방향 바이어스이다.
    - N 영역에 음(-)의 전압을 인가하면 포화전류가 흐른다: PN 접합에 역방향 전압을 인가하면 전자와 양공이 접합 영역에서 멀어지면서 전류가 흐르지 않게 된다. 하지만 일정한 전압 이상에서는 전자가 충분히 에너지를 얻어 이동할 수 있게 되어 전류가 급증하게 된다. 이 때의 전압을 항복 전압이라고 한다.
    - 역방향 전압을 점점 증가시키면 어느 임계전압에서 전류가 급증하게 되는데, 이 현상을 항복현상이라고 한다: 위에서 설명한 것처럼 역방향 전압이 일정한 값 이상이 되면 전류가 급증하게 된다. 이 때의 전압을 항복 전압이라고 하며, 이 현상을 항복현상이라고 한다.
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17. 순수(진성) 반도체에서 전자나 정공의 농도가 같다고 할 때 전도대의 준위 0.9eV, 가전자대의 준위가 1.6eV이면 순수 반도체의 에너지 갭은 몇 eV인가?

  1. 2.5
  2. 0.9
  3. 0.8
  4. 0.7
(정답률: 82%)
  • 순수 반도체에서 전자와 정공의 농도가 같다는 것은 전자와 정공의 수가 같다는 것을 의미합니다. 이러한 상황에서 전도대의 준위와 가전자대의 준위가 각각 0.9eV와 1.6eV이므로, 전자와 정공이 만나서 결합하면서 방출되는 에너지는 1.6eV - 0.9eV = 0.7eV가 됩니다. 따라서 순수 반도체의 에너지 갭은 0.7eV입니다.
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18. PN 접합 다이오드의 온도 특성에 대한 설명 중 옳은 것은?

  1. 순방향 바이어스에 의한 전류는 온도에 따라 감소한다.
  2. 온도상승에 대하여 순방향 바이어스를 높이면 전류를 일정하게 유지할 수 있다.
  3. 역방향 바이어스에 의한 전류는 온도에 따라 증가한다.
  4. Si 다이오드가 Ge 다이오드에 비해 온도에 따른 전류 변화가 작다.
(정답률: 54%)
  • 정답은 "역방향 바이어스에 의한 전류는 온도에 따라 증가한다."입니다.

    PN 접합 다이오드에서 역방향 바이어스는 다이오드가 전류를 허용하지 않는 상태이지만, 일부 전자는 역방향으로 이동할 수 있습니다. 이러한 전자들은 PN 접합에서 생성된 역전위에 의해 가속되어 다이오드 내부에서 충돌하면서 새로운 전자-홀 쌍을 생성합니다. 이 과정에서 역방향 바이어스에 의한 전류가 발생하며, 이 전류는 온도가 증가함에 따라 증가합니다. 따라서 온도가 높아질수록 역방향 바이어스에 의한 전류가 커지는 것입니다.
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19. 바이폴라 트랜지스터에서 이미터 접합이 순바이어스 컬렉터 접합이 역바이어스인 경우에 동작하는 영역은?

  1. 활성영역 (active region)
  2. 차단영역 (cut-off region)
  3. 포화영역 (saturation region)
  4. 역활성영역 (reverse active region)
(정답률: 63%)
  • 바이폴라 트랜지스터에서 이미터 접합이 순바이어스 컬렉터 접합이 역바이어스인 경우, 컬렉터와 에미터 사이에 전류가 흐르지 않으므로 차단영역이 아니다. 또한, 에미터와 베이스 사이에 전압이 일정 범위 내에서 증가하면 컬렉터와 에미터 사이에 전류가 증가하는 활성영역이다. 이때, 베이스와 에미터 사이의 전압이 일정 수준 이상 증가하면 포화영역이 되고, 베이스와 컬렉터 사이의 전압이 일정 수준 이상 증가하면 역활성영역이 된다. 따라서, 이미터 접합이 순바이어스 컬렉터 접합이 역바이어스인 경우 동작하는 영역은 활성영역이다.
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20. 디지털 집적회로에서 가장 일반적으로 사용되는 금속-절연체-반도체 구조를 갖는 트랜지스터는?

  1. BJT
  2. JFET
  3. UJT
  4. MOSFET
(정답률: 79%)
  • MOSFET은 금속-절연체-반도체 구조를 갖는 트랜지스터로, 다른 세 가지 옵션인 BJT, JFET, UJT보다 더 많은 양의 전류를 처리할 수 있으며, 더 높은 입력 임피던스와 출력 임피던스를 갖습니다. 또한 MOSFET은 소형화에 용이하며, 저전력 소비와 높은 속도를 제공합니다. 이러한 이유로 MOSFET은 디지털 집적회로에서 가장 일반적으로 사용되는 트랜지스터입니다.
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2과목: 전자회로

21. 다음 회로의 이름으로 옳은 것은?

  1. 전파 정류회로
  2. 배전압 정류회로
  3. 진폭제한회로
  4. 위상반전회로
(정답률: 77%)
  • 이 회로는 입력 전압의 크기가 변해도 출력 전압을 일정하게 유지하는 회로이므로 "배전압 정류회로"라고 부릅니다. 이 회로는 다이오드를 이용하여 입력 전압의 음극과 양극을 구분하여 양극의 전압만 출력으로 보내어 전압을 일정하게 유지합니다.
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22. 다음 회로에서 출력 Vo의 전압은? (단, OPAMP는 이상적이다.)

  1. -7
  2. -21
  3. 7
  4. 21
(정답률: 58%)
  • 입력 전압 Vi는 3V이다. 이는 R1과 R2를 통해 반으로 나눠져서 각각 1.5V가 된다. 이때, OPAMP는 이상적이므로 V+와 V-의 전압이 같아진다. 따라서 V-도 1.5V가 된다. 이때, R3과 R4는 V-와 Vo를 연결하고 있으므로, Vo는 V-와 같은 1.5V가 된다. 하지만, Vo는 R5와 R6를 통해 다시 V-와 연결되어 있으므로, Vo는 V-보다 3배 작아진 -4.5V가 된다. 따라서 정답은 -21이 아닌 -4.5이다.
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23. 다음에서 피변조파 V=Vc•(1+m coswt)•sinωt 이며, 반송파의 진폭은 4V, 변조도는 50%인 경우 직선 검파를 할 때 부하저항에 나타나는 신호파의 실효치 전압은 약 몇 V 인가? (단, 다이오드는 이상적인 소자이다.)(오류 신고가 접수된 문제입니다. 반드시 정답과 해설을 확인하시기 바랍니다.)

  1. 0.37
  2. 1.27
  3. 2.25
  4. 3.4
(정답률: 44%)
  • 직선 검파를 하면, Vc의 값은 변화하지 않고 m coswt 부분이 제거되므로 V=Vc•sinωt 이 된다. 이 때, 반송파의 진폭이 4V 이므로, Vc=2V 이다. 또한, 변조도가 50% 이므로, m=0.5 이다. 따라서, V=2•(1+0.5coswt)•sinωt 이다. 이를 이용하여 신호파의 실효치 전압을 구하면, 다음과 같다.

    Vrms = √(1/T ∫(0 to T) V^2 dt)
    = √(1/T ∫(0 to T) [2(1+0.5coswt)sinωt]^2 dt)
    = √(1/T ∫(0 to T) [2sin^2ωt + sinωtcoswt]^2 dt)
    = √(1/T ∫(0 to T) [2sin^4ωt + 4sin^2ωtcos^2wt + sin^2ωtcos^2wt] dt)
    = √(1/T ∫(0 to T) [2sin^4ωt + sin^2ωt(4cos^2wt + 1)] dt)
    = √(1/T ∫(0 to T) [2sin^4ωt + sin^2ωt(2+2cos^2wt + 2cos^2wt - 1)] dt)
    = √(1/T ∫(0 to T) [2sin^4ωt + sin^2ωt(2+2cos^2wt) - sin^2ωt] dt)
    = √(1/T ∫(0 to T) [2sin^4ωt + sin^2ωt(2+2cos^2wt)] dt) - √(1/T ∫(0 to T) sin^2ωt dt)
    = √(2/3) - √(1/2)
    = 1.27

    따라서, 정답은 1.27 이다.
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24. 어떤 차동 증폭기의 차동모드 전압이득이 5000, 동상모드 전압이득이 0.25일 때, CMRR은 약 몇 dB인가?

  1. 46
  2. 62
  3. 78
  4. 86
(정답률: 56%)
  • CMRR은 차동모드 전압이득과 동상모드 전압이득의 비율에 로그를 취한 값에 20을 곱한 것이다. 따라서,

    CMRR = 20log(차동모드 전압이득/동상모드 전압이득)
    = 20log(5000/0.25)
    = 20log(20000)
    = 86 dB

    따라서, 정답은 "86"이다.
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25. 다음 중 FET의 특징으로 옳은 것은?

  1. Ai(전류이득) = ∞
  2. 입력 저항이 10 ~ 100 Ω 정도로 작다.
  3. 전압 제어 방식이다.
  4. 이득×대역폭이 바이폴라(Bipolar) 보다 크다.
(정답률: 58%)
  • FET의 특징 중 전압 제어 방식이다. 이는 게이트와 소스 사이에 전압을 가하여 전류를 제어하는 방식으로, 전압이 작은 변화에도 큰 전류 변화를 일으킬 수 있기 때문에 입력 신호를 증폭하는 데에 적합하다.
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26. 이상적인 펄스파형에서 펄스폭이 20us이고, 펄스의 반복 주파수가 1000Hz일 때, 이 펄스파의 점유율 D는 얼마인가?

  1. 0.005
  2. 0.002
  3. 0.05
  4. 0.02
(정답률: 58%)
  • 점유율 D는 펄스폭과 반복 주파수에 따라 결정된다. 이상적인 펄스파형에서 펄스폭이 20us이고, 반복 주파수가 1000Hz이므로, 한 주기당 펄스가 20us씩 1000번 반복된다. 따라서 한 주기당 펄스가 점유하는 시간은 20us x 1000 = 20ms이다. 한 주기는 1/1000초이므로, 한 주기당 전체 시간은 1/1000초 x 100% = 0.1%이다. 따라서 펄스의 점유율 D는 20ms / (1/1000초) x 100% = 2% = 0.02이다.
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27. 증폭기의 대역폭 정의로 맞는 것은?

  1. 중간영역전압이득의 100%가 시작되는 주파수에서 끝나는 주파수 사이
  2. 중간영역전압이득의 90%가 시작되는 주파수에서 끝나는 주파수 사이
  3. 중간영역전압이득의 70%가 시작되는 주파수에서 끝나는 주파수 사이
  4. 중간영역전압이득의 50%가 시작되는 주파수에서 끝나는 주파수 사이
(정답률: 66%)
  • 증폭기의 대역폭은 중간영역전압이득이 일정 수준 이상 유지되는 주파수 범위를 말합니다. 이 때, 중간영역전압이득의 70%가 시작되는 주파수에서 끝나는 주파수 사이를 대역폭으로 정의하는 이유는, 이 범위 내에서 신호가 왜곡 없이 증폭되기 때문입니다. 즉, 이 범위를 벗어나면 신호가 왜곡되어 전달되므로, 이 범위 내에서 증폭기가 신호를 증폭할 수 있는 영역으로 정의하는 것입니다.
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28. 다음 정류회로에서 다이오드에 걸리는 피크 역전압(PIV)은 몇 V인가? (단, 다이오드는 이상적인 소자이다.)

  1. 12
  2. 24
  3. 48
  4. 100
(정답률: 62%)
  • PIV는 입력 전압이 음수가 되는 경우에 발생하는 최대 역전압을 의미한다. 이 회로에서는 입력 전압이 24V인 경우 다이오드가 역방향으로 작동하게 된다. 이때 다이오드에 걸리는 최대 역전압은 24V이므로 정답은 "24"이다.
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29. 다음 회로에서 궤환율 β는 얼마인가?(오류 신고가 접수된 문제입니다. 반드시 정답과 해설을 확인하시기 바랍니다.)

  1. 0.25
  2. 0.5
  3. 0.75
  4. 1
(정답률: 39%)
  • 이 회로는 공통 기준 전압을 사용하는 공통 기준 배선 회로이다. 따라서, 궤환율 β는 다음과 같이 계산된다.

    β = Ic / Ib

    여기서, Ic는 콜렉터 전류이고, Ib는 베이스 전류이다. 이 회로에서, 베이스 전류는 2mA이고, 콜렉터 전류는 0.5mA이다. 따라서,

    β = 0.5mA / 2mA = 0.25

    따라서, 정답은 "0.25"이다.
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30. 다음 원소 중 도너원자로 틀린 것은?

  1. In
  2. P
  3. As
  4. Sb
(정답률: 72%)
  • 정답은 "In"입니다. 도너원자는 외부 전자껍질에 전자를 하나 더 가지고 있는 원소를 말하는데, In은 외부 전자껍질에 전자를 하나 덜 가지고 있습니다. In의 전자 구성은 2, 8, 18, 18, 3으로, 외부 전자껍질에 3개의 전자가 있습니다. 따라서 In은 도너원자가 아닙니다.
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31. 다음 중 정현파를 입력하면 구형파가 출력되는 회로는?

  1. 적분 회로
  2. 미분 회로
  3. 부트스트랩 회로
  4. 슈미트 트리거 회로
(정답률: 70%)
  • 슈미트 트리거 회로는 입력 신호의 잡음을 제거하고 안정적인 출력 신호를 생성하는데 사용되는 회로이다. 이 회로는 입력 신호가 임계값을 넘어가면 출력 신호가 전환되는 특징을 가지고 있어, 입력 신호의 변화에 민감하게 반응한다. 이러한 특징 때문에 정현파와 같이 입력 신호가 주기적으로 변화하는 경우에도 안정적인 출력 신호를 생성할 수 있어, 구형파를 출력할 수 있다. 따라서 슈미트 트리거 회로가 정답이다.
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32. 다음 트랜지스터(BJT)의 동작점 중 증폭기로 동작하기 위한 영역은?

  1. cutoff region
  2. saturation region
  3. active region
  4. breakdown region
(정답률: 62%)
  • 정답: "active region"

    이유: 증폭기로 동작하기 위해서는 BJT가 적어도 기본적인 증폭 기능을 수행해야 합니다. 이를 위해서는 베이스-에미터 전압(VBE)이 어느 정도의 크기를 가져야 하는데, 이 때의 동작점이 active region입니다. active region에서는 베이스-콜렉터 전압(VBC)이 충분히 크지 않아 콜렉터 전류(IC)가 제한되지 않으며, 베이스 전류(IB)가 충분히 크기 때문에 콜렉터 전류가 증폭됩니다. 따라서 active region은 증폭기로 동작하기 위한 필수적인 영역입니다.
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33. 다음 회로의 출력파형은 어느 것인가? (단, 다이오드는 이상적인 소자이다.)

(정답률: 74%)
  • 정답은 "" 이다.

    이 회로에서는 다이오드가 정방향으로 작동하게 된다. 이는 입력 전압이 양수일 때, 다이오드가 무시되고 출력 전압이 입력 전압과 같아지기 때문이다. 하지만 입력 전압이 음수일 때, 다이오드가 역방향으로 작동하여 출력 전압이 0V이 된다. 따라서 입력 전압이 음수일 때 출력 전압은 0V이 되고, 양수일 때는 입력 전압과 같아진다. 이러한 이유로 출력파형은 입력파형의 양수 부분만 출력되는 반전된 전압이 된다.
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34. 다음 중 트랜지스터 회로를 증폭기로 사용하기 위해 바이어스를 설계 시 가장 적절한 것은?

  1. 베이스-이미터 사이는 역방향
    컬렉터-베이스 사이도 역방향
  2. 베이스-이미터 사이는 역방향
    컬렉터-베이스 사이는 순방향
  3. 베이스-이미터 사이는 순방향
    컬렉터-베이스 사이도 순방향
  4. 베이스-이미터 사이는 순방향
    컬렉터-베이스 사이는 역방향
(정답률: 71%)
  • "베이스-이미터 사이는 순방향, 컬렉터-베이스 사이는 역방향"이 가장 적절하다. 이유는 트랜지스터는 베이스-이미터 사이에 양방향 전류가 흐르면서 컬렉터-베이스 사이에서는 역방향 전류가 흐르기 때문이다. 따라서 베이스-이미터 사이는 순방향, 컬렉터-베이스 사이는 역방향으로 바이어스를 설계해야 한다.
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35. 어떤 증폭기가 전압 이득(Av)이 50이고, 차단주파수(fc)가 20Hz일 때, 궤환 시 전압이득이 40이 되었다면, 변경된 차단주파수는 몇 Hz 인가?

  1. 8
  2. 16
  3. 20
  4. 25
(정답률: 44%)
  • 전압 이득과 차단 주파수는 다음과 같은 관계식을 가진다.

    Av = 궤환 시 전압 이득 = 20log(Vout/Vin)
    fc = 차단 주파수

    이를 이용하여 문제를 풀면 다음과 같다.

    20log(Vout/Vin) = 40
    log(Vout/Vin) = 2
    Vout/Vin = 100

    50 = 20log(Vout/Vin)
    Vout/Vin = 10^(50/20) = 316.23

    Av = Vout/Vin = 316.23/6.32 = 50

    Av = 20log(Vout/Vin) = 20log(50) = 34dB

    34 = 20log(Vout/Vin)
    Vout/Vin = 10^(34/20) = 25.12

    궤환 시 전압 이득이 40에서 50으로 증가하면, Vout/Vin은 316.23/25.12 = 12.58배 증가한다.

    Av = 20log(Vout/Vin) = 20log(12.58) = 22dB

    Av = 50, Av = 20log(Vout/Vin)이므로,

    50 = 20log(Vout/Vin)
    Vout/Vin = 10^(50/20) = 316.23

    22 = 20log(Vout/Vin)
    Vout/Vin = 10^(22/20) = 6.31

    Vout/Vin이 12.58배 증가했으므로,

    316.23/6.31 = 50.05

    따라서, 변경된 차단 주파수는 약 25Hz이다.
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36. 다음 연산증폭기의 특성 중 슬루 레이트(slew rate)에 가장 영향을 많이 받는 특성은?

  1. 잡음 특성
  2. 이득 특성
  3. 스위칭 특성
  4. 동상 제거 특성
(정답률: 71%)
  • 스위칭 특성이 슬루 레이트에 가장 영향을 많이 받는 이유는, 스위칭 특성은 연산증폭기의 출력이 빠르게 변화하는 능력을 의미하기 때문입니다. 이에 따라 스위칭 특성이 높을수록 연산증폭기의 출력이 빠르게 변화하므로, 슬루 레이트에 영향을 많이 미치게 됩니다. 따라서 스위칭 특성이 슬루 레이트에 가장 영향을 많이 받는 특성 중 하나입니다.
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37. 다음 중 트랜지스터(BJT) 증폭기 구성에서 C급 증폭기의 가장 큰 장점은?

  1. 잡음의 감소
  2. 효율의 증대
  3. 회로 구성이 간단
  4. 출력 파형의 왜율 감소
(정답률: 54%)
  • C급 증폭기는 전류가 흐르지 않는 영역에서 작동하기 때문에, 전력 손실이 적어서 효율이 높습니다. 따라서, 입력 전력과 출력 전력의 비율이 높아져서 효율이 증대됩니다. 이는 전력 손실을 최소화하고, 전기 에너지를 효율적으로 사용할 수 있도록 합니다.
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38. 반파정류기와 전파정류기의 다이오드 저항과 부하저항이 서로 같을 때 두 정류기의 전압 변동률 관계는?

  1. 반파정류기가 전파정류기에 비해 2배 더 크다.
  2. 전파정류기가 반파정류기에 비해 2배 더 크다.
  3. 전파정류기가 반파정류기에 비해 4배 더 크다.
  4. 전파정류기가 반파정류기의 경우가 같다.
(정답률: 50%)
  • 반파정류기와 전파정류기의 다이오드 저항과 부하저항이 서로 같을 때, 두 정류기의 전압 변동률은 같다. 이는 두 정류기가 동일한 회로 구성을 가지고 있기 때문이다. 따라서, 보기 중 "전파정류기가 반파정류기의 경우가 같다."가 정답이다.
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39. 전압 증폭도가 항상 1보다 작은 증폭회로는?

  1. 컬렉터 접지 증폭회로
  2. 이미터 접지 증폭회로
  3. 베이스 접지 증폭회로
  4. 게이트 접지 증폭회로
(정답률: 53%)
  • 컬렉터 접지 증폭회로는 NPN 트랜지스터를 사용하여 만들어지며, 입력 신호는 베이스에 주어지고 출력 신호는 컬렉터에서 취할 수 있습니다. 이 회로에서는 컬렉터가 접지에 연결되어 있기 때문에 출력 신호는 입력 신호보다 항상 작아지게 됩니다. 따라서 전압 증폭도가 항상 1보다 작은 증폭회로로 분류됩니다.
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40. 다단(3단) 증폭기의 전체 전압 이득은 약 몇 dB인가? (단, 각단의 전압이득Av1=10, Av2=15, Av3=20 이다.)

  1. 45
  2. 70
  3. 90
  4. 100
(정답률: 63%)
  • 다단 증폭기의 전체 전압 이득은 각 단의 전압 이득을 곱한 값이므로,

    전체 전압 이득 = Av1 x Av2 x Av3 = 10 x 15 x 20 = 3000

    이 때, 이득은 dB로 표현되므로 10log(전체 전압 이득)으로 계산하면,

    10log(3000) = 10 x 3.477 = 34.77 ≈ 70dB

    따라서 정답은 "70"이다.
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3과목: 논리회로

41. 논리식 를 간략히 하면?

(정답률: 77%)
  • 논리식을 간략히 하면 "A와 B 중 적어도 하나는 참이다"가 된다. 이때 보기 중 ""가 정답인 이유는, "적어도 하나"라는 조건을 만족하는 것이기 때문이다. ""은 "A와 B가 모두 참이다"라는 조건을 만족하므로 논리식과 일치하지 않고, ""와 ""는 "적어도 하나"라는 조건을 만족하지 않기 때문이다.
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42. 다음 D플립플롭의 진리표에서 에 가장 (A), (B)에 적합한 값은?

  1. (A) : 0, (B) : 0
  2. (A) : 0, (B) : 1
  3. (A) : 1, (B) : 0
  4. (A) : 1, (B) : 1
(정답률: 65%)
  • D플립플롭은 이전 상태와 현재 상태를 비교하여 출력을 결정하는 회로이다. 따라서, D 입력이 0일 때 Q 출력은 이전 상태를 유지하고, D 입력이 1일 때 Q 출력은 이전 상태의 반대가 된다.

    따라서, (A) 입력이 0이고 (B) 입력이 1일 때, D 입력은 1이 되므로 Q 출력은 이전 상태의 반대가 된다. 이전 상태가 0이었다면 Q 출력은 1이 되고, 이전 상태가 1이었다면 Q 출력은 0이 된다. 따라서, 정답은 "(A) : 0, (B) : 1" 이다.
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43. 다음 중 회로의 명칭과 출력함수식이 모두 옳은 것은?

  1. 반가산기, , C = xy
  2. 전가신기, , C = xy
  3. 인코더, , C = x + y
  4. 디코더, , C = x + y
(정답률: 72%)
  • 정답은 "반가산기, , C = xy"이다.

    반가산기는 두 개의 입력신호(x, y)를 받아서 덧셈을 수행하고, 그 결과를 출력하는 회로이다. 출력함수식은 이다.

    C는 carry(자리올림)을 나타내는데, 반가산기는 자리올림이 발생하지 않는 경우에만 0을 출력하고, 발생하는 경우에는 1을 출력한다. 따라서 C = xy가 맞다.

    전가신기는 두 개의 입력신호(x, y)와 이전 자리올림(carry)을 받아서 덧셈을 수행하고, 그 결과와 새로운 자리올림을 출력하는 회로이다. 출력함수식은 이다.

    인코더는 다수의 입력신호 중에서 하나의 입력신호만을 선택하여 출력하는 회로이다. 출력함수식은 이다.

    디코더는 하나의 입력신호를 다수의 출력신호로 변환하는 회로이다. 출력함수식은 이다.
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44. 다음 논리회로의 기능으로 가장 옳은 것은? (단, 입력은 A, B로 합 또는 차는 X로, 자리올림 혹은 내림수는 Y로 표시한다.)

  1. 전가산기
  2. 반가산기
  3. 전감산기
  4. 반감산기
(정답률: 63%)
  • 이 논리회로는 두 개의 이진수를 더하거나 빼는 기능을 수행한다. 입력 A와 B는 더하거나 빼는 두 이진수의 각 자리를 나타내며, X는 합 또는 차를 나타내는 출력이다. Y는 자리올림 혹은 내림수를 나타내는 출력이다.

    이 논리회로에서는 두 개의 반가산기와 OR 게이트로 구성되어 있다. 반가산기는 두 개의 이진수를 더하고 자리올림을 계산하는 논리회로이다. 따라서 이 논리회로는 두 개의 이진수를 더하는 기능을 수행할 수 있다.

    그러나 이 논리회로에서는 OR 게이트를 사용하여 자리올림을 계산하지 않고, 반가산기의 출력만을 사용하여 합 또는 차를 계산한다. 이렇게 하면 자리올림을 고려하지 않은 덧셈 또는 뺄셈이 이루어지므로, 이 논리회로는 반감산기라고 부른다.
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45. 2진수 (110010101001)2를 16진수로 표시하면?

  1. CA9
  2. BA9
  3. DA9
  4. EA9
(정답률: 71%)
  • 2진수 (110010101001)2를 4비트씩 끊어서 16진수로 변환하면 다음과 같다.

    1100 1010 1001

    각각을 16진수로 변환하면,

    C A 9

    따라서 정답은 "CA9"이다.
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46. 10진수로 1000까지 계수할 수 있는 업 카운터(up counter)는 최소 몇 개의 플립플롭으로 구성되어야 하는가?

  1. 8
  2. 10
  3. 12
  4. 16
(정답률: 59%)
  • 2진수로 1000은 1111101000이다. 따라서 최소 10개의 플립플롭이 필요하다. 8개의 플립플롭으로는 256까지만 계수할 수 있기 때문에 부족하고, 10개 이상의 플립플롭은 불필요하다. 따라서 정답은 10이다.
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47. BCD code 0110 1001 1000을 10진수로 변환한 것으로 옳은 것은?

  1. 698
  2. 696
  3. 968
  4. 618
(정답률: 72%)
  • BCD 코드는 10진수를 4비트씩 나누어서 각각을 이진수로 표현한 것이다. 따라서 0110은 6, 1001은 9, 1000은 8로 각각 변환하여 합산하면 698이 된다.
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48. 다음 중 4비트 시프트 레지스터의 구성으로 가장 옳은 것은?

  1. 4개의 T 플립플롭
  2. 4개의 S 플립플롭
  3. 4개의 RS 플립플롭
  4. 4개의 D 플립플롭
(정답률: 62%)
  • 4비트 시프트 레지스터는 4비트 데이터를 저장하고, 이를 왼쪽이나 오른쪽으로 시프트할 수 있는 레지스터이다. 이를 구성하는 플립플롭은 데이터 입력을 받는 D 플립플롭 4개로 이루어져 있다. D 플립플롭은 데이터 입력을 받아 저장하는 기본적인 플립플롭으로, 4비트 시프트 레지스터에서는 4개가 모여 데이터를 저장하고 시프트하는 역할을 한다. 따라서, 정답은 "4개의 D 플립플롭"이다.
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49. 조합논리회로의 특징에 대한 설명으로 옳지 않은 것은?

  1. 입출력을 갖는 논리 게이트의 집합으로 출력값은 0과 1의 입력값에 의해서만 결정되는 회로이다.
  2. 기억 회로를 갖고 있다.
  3. 반가산기, 전가산기, 디코더 등이 있다.
  4. 출력함수는 n개의 입력 변수 항으로 표시한다.
(정답률: 73%)
  • 조합논리회로는 입력값에 의해서만 출력값이 결정되는 회로이므로, 이전의 입력값에 대한 기억 기능을 갖고 있지 않습니다. 따라서 "기억 회로를 갖고 있다."는 옳지 않은 설명입니다.
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50. 다음 회로에 대한 설명 중 맞는 것은?

  1. AND 게이트(gate)로 동작한다.
  2. NOR 게이트(gate)로 동작한다.
  3. 입력 A=0V, B=0V일 경우 출력 Y=10V가 된다.
  4. 입력 A=0V, B=5V일 경우 출력 Y=5V가 된다.
(정답률: 70%)
  • AND 게이트는 입력이 모두 참일 때 출력이 참이 되는 논리 게이트이다. 이 회로에서는 입력 A와 B가 모두 5V인 경우에만 Q1과 Q2가 동시에 켜져서 출력 Y가 10V가 되므로, AND 게이트로 동작한다.
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51. 어떤 메모리가 16 개의 번지입력(address input), 4개의 데이터 입력, 4개의 데이터 출력을 가지고 있다고 가정할 때, 이 메모리의 용량은?

  1. 16×4 RAM
  2. 16K×4 RAM
  3. 64×8 RAM
  4. 64K×8 RAM
(정답률: 55%)
  • 이 메모리는 16개의 번지입력을 가지고 있으며, 각 번지마다 4개의 데이터를 저장할 수 있습니다. 따라서 전체 데이터 저장 용량은 16 x 4 = 64개의 데이터가 됩니다. 또한, 데이터 출력도 4개씩 가능하므로 64개의 데이터를 한 번에 출력할 수 있습니다. 이에 따라 정답은 "64×8 RAM"이 됩니다.
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52. 다음 그림과 같은 회로의 논리식 F는?

  1. A+B
  2. AB
(정답률: 56%)
  • AND 게이트와 OR 게이트로 이루어진 회로에서, OR 게이트의 입력으로 A+B가 들어가고, AND 게이트의 입력으로는 A와 B가 들어간다. AND 게이트의 출력은 A와 B가 모두 참일 때 참이 되므로, A+B가 참일 때만 출력이 참이 된다. 따라서 논리식 F는 A+B이다.
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53. 다음 그림에서 JK플립플롭을 완성하기 위한 가장 옳은 버스(Bus) 결선 방법은?

  1. Q 출력과 출력을 Clock pulse(CP)에 결선한다.
  2. Q 출력과 A입력, 출력과 B입력을 각각 결선한다.
  3. Q 출력과 입력, 출력과 A입력을 각각 결선한다.
  4. A입력과 B입력을 Clock pulse(CP)에 결선한다.
(정답률: 53%)
  • JK플립플롭은 입력신호와 클럭(Clock) 신호에 따라 출력이 결정되는 회로이다. 따라서, Q 출력과 출력을 Clock pulse(CP)에 결선하면, 입력신호와 클럭 신호가 동시에 적용되어 출력이 결정되는 문제가 발생할 수 있다. 반면, Q 출력과 A입력, 출력과 B입력을 각각 결선하면, 입력신호와 클럭 신호가 각각 적용되어 출력이 결정되므로 올바른 동작이 가능하다. 따라서, Q 출력과 A입력, 출력과 A입력을 각각 결선하는 것이 가장 옳은 방법이다.
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54. 다음 회로의 동작 상태와 가장 부합하는 카운터의 종류는?

  1. 업 카운터(Up Counter)
  2. 12진 카운터
  3. 다운 카운터(Down Counter)
  4. 링 카운터(Ring Counter)
(정답률: 69%)
  • 이 회로는 4개의 플립플롭으로 이루어진 카운터이며, 각각의 플립플롭은 이전 플립플롭의 출력을 입력으로 받는다. 이러한 구성으로 인해, 이 카운터는 입력 신호가 없어도 자체적으로 순환하며, 출력이 1인 플립플롭이 한 칸씩 이동하면서 카운팅을 수행한다. 이러한 동작 방식은 링 카운터(Ring Counter)의 특징과 부합하므로, 정답은 "링 카운터(Ring Counter)"이다.
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55. 논리식 의 보수를 구하면?(정확한 보기내용을 아시는 분께서는 오류 신고를 통하여 내용작성 부탁드립니다. 정답은 2번입니다.)

(정답률: 63%)
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56. 다음 3 상태 논리 인버터에 A=High 이고, C=1 인 경우 출력 Y의 상태는? (단, C는 Enable이다.)

  1. High
  2. Low
  3. High Impendance
  4. Low Impendance
(정답률: 68%)
  • A가 High이므로 NAND 게이트의 출력은 Low가 된다. 이로 인해 NOR 게이트의 입력 중 하나는 Low가 되고, 다른 입력인 C가 1이므로 NOR 게이트의 출력은 Low가 된다. 마지막으로 인버터에 의해 Low가 High Impedance로 변환되지 않고 그대로 출력되므로 Y의 상태는 "Low"이다.
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57. 연산 회로에 대한 설명 중 가장 옳지 않은 것은?

  1. 3개의 2진수를 가산할 수 있는 회로를 전가산기라 한다.
  2. 2개의 입력 크기를 비교하는 회로를 비교기라 한다.
  3. 2진수로 표시된 입력조합에 따른 BCD 코드를 0부터 9까지 동작할 수 있게 하는 회로를 인코더라 한다.
  4. 전가산기에서는 캐리 입력을 취급할 수 있다.
(정답률: 66%)
  • 가장 옳지 않은 설명은 "2진수로 표시된 입력조합에 따른 BCD 코드를 0부터 9까지 동작할 수 있게 하는 회로를 인코더라 한다." 이다. 이는 오히려 디코더를 설명한 것이다. 인코더는 0부터 9까지의 BCD 코드를 2진수로 변환하는 회로이다.
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58. 플립플롭(flip-flop)을 응용해서 만들 수 없는 것은?

  1. 카운터(counter)
  2. MUX(multiplexer)
  3. 레지스터(register)
  4. SRAM(Static RAM)
(정답률: 58%)
  • 플립플롭은 두 개의 입력과 두 개의 출력을 가지는 논리 회로로, 입력 신호에 따라 출력이 바뀌는 기능을 수행합니다. 카운터와 레지스터는 플립플롭을 이용하여 만들 수 있으며, SRAM은 플립플롭을 이용하여 구성된 메모리입니다. 하지만 MUX는 입력 중 하나를 선택하여 출력하는 논리 회로로, 플립플롭과는 다른 기능을 수행합니다. 따라서 MUX는 플립플롭을 응용하여 만들 수 없습니다.
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59. 다음 논리식을 가장 간단히 나타낸 것은? (단, d는 무정의 조건(don't care 임))

  1. AB + BC
  2. AB + BC + ACD
  3. AB + BC + AD′
  4. AB + BC BD
(정답률: 57%)
  • 논리식을 최대한 간단하게 나타내기 위해서는 합칠 수 있는 항들을 합치는 것이 중요하다.

    먼저 "AB + BC"와 "AB + BC + ACD"를 합치면 "AB + BC"가 된다.

    그 다음으로 "AB + BC"와 "AB + BC + AD′"를 합치면 "AB + BC + AD′"가 된다.

    마지막으로 "AB + BC + AD′"와 "AB + BC BD"를 합치지 못하므로 최종 답은 "AB + BC + AD′"가 된다.

    즉, "AB + BC + AD′"가 가장 간단한 논리식이다.
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60. 에러(Error)를 검출하여 교정할 수 있는 코드는?

  1. Hamming Code
  2. ASCII Code
  3. Gray Code
  4. 3초가 Code
(정답률: 73%)
  • Hamming Code는 데이터 전송 중 발생하는 에러를 검출하고 교정할 수 있는 코드이다. 이 코드는 데이터를 일정한 규칙에 따라 비트로 나누어 검사 비트를 추가하여 전송하고, 수신측에서는 검사 비트를 이용하여 에러를 검출하고 교정할 수 있다. 따라서 Hamming Code는 에러 검출 및 교정에 특화된 코드이다.
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4과목: 집적회로 설계이론

61. n웰 CMOS 공정에 필수적으로 사용되는 레이어가 아닌 것은 무엇인가?

  1. n웰 레이어
  2. 액티브 영역
  3. 폴리실리콘
  4. p웰 레이어
(정답률: 70%)
  • 정답은 "p웰 레이어"입니다.

    p웰 레이어는 nMOSFET을 만들기 위해 필요한 레이어 중 하나이지만, 질문에서는 "n웰 CMOS 공정"에 대해 언급되었습니다. 따라서, nMOSFET과는 관련이 없는 p웰 레이어는 n웰 CMOS 공정에서 필수적으로 사용되는 레이어가 아닙니다.

    반면, n웰 레이어는 nMOSFET을 만들기 위해 필요한 레이어 중 하나이며, 액티브 영역은 트랜지스터가 형성되는 영역을 의미합니다. 폴리실리콘은 게이트 전극으로 사용되는 레이어로, 트랜지스터의 동작에 필수적입니다.
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62. 하드웨어기술언어(HDL)를 이용한 설계의 특징이 아닌 것은?

  1. 논리식을 생각할 필요가 없다.
  2. 설계내용을 쉽게 변경할 수 있다.
  3. 회로도 입력에 시간이 많이 걸린다.
  4. 설계자가 아니어도 이해하기 쉽다.
(정답률: 63%)
  • 회로도 입력에 시간이 많이 걸리는 것은 HDL을 이용한 설계의 특징이 아니라 단순히 회로도를 그리는 과정에서 발생하는 일이다. HDL은 논리식을 생각할 필요가 없고, 설계내용을 쉽게 변경할 수 있으며, 설계자가 아니어도 이해하기 쉽다는 특징이 있다.
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63. 레이아웃(layout) 설계규칙에 관한 설명 중 틀린 것은?

  1. 제조공정에서 요구하는 형상들의 집합을 정의하는 것이다.
  2. 여러 가지 마스크 정렬에 필요하다.
  3. 패키징(packaging)의 본딩 패드(bonding pad)의 크기에 대하여 정의할 때 필요하다
  4. 웨이퍼에서 각각의 회로를 잘라내는 스크라이브(scribe) 선과는 무관하다.
(정답률: 63%)
  • "웨이퍼에서 각각의 회로를 잘라내는 스크라이브(scribe) 선과는 무관하다."가 틀린 것이 아니라 올바르지 않은 설명이다. 레이아웃(layout) 설계규칙은 제조공정에서 요구하는 형상들의 집합을 정의하고, 여러 가지 마스크 정렬에 필요하며, 패키징(packaging)의 본딩 패드(bonding pad)의 크기에 대하여 정의할 때 필요하다. 또한, 웨이퍼에서 각각의 회로를 잘라내는 스크라이브(scribe) 선도 레이아웃 설계규칙에 포함된다. 따라서, "웨이퍼에서 각각의 회로를 잘라내는 스크라이브(scribe) 선과는 무관하다."는 올바르지 않은 설명이다.
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64. 다음의 정적 CMOS 로직(Static CMOS Logic)에 관한 설명 중 틀린 것은?

  1. 반대로 동작하는 nMOS와 pMOS를 이용하여 대칭적으로 동작시키는 회로 로직이다.
  2. 시간이 비교적 많이 경과해도 출력전압이 변하지 않는 대신 속도가 느리다.
  3. 출력은 VDD로만 연결되어 유지된다.
  4. nMOS와 pMOS를 이용하여 풀업(pull-up)과 풀다운(pull-down) 시키는 회로이다.
(정답률: 58%)
  • "출력은 VDD로만 연결되어 유지된다."라는 설명이 틀립니다. 정적 CMOS 로직에서 출력은 입력에 따라 VDD 또는 GND로 연결됩니다. 이는 nMOS와 pMOS의 조합에 따라 결정되며, 입력이 바뀌면 출력도 바뀝니다. 이러한 특성을 이용하여 논리 게이트를 구성하고, 복잡한 논리 회로를 구현할 수 있습니다.
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65. 반도체 공정에서 기체 상태의 화합물을 분해한 후 화학적 반응에 의해 반도체 기판 위에 박막이나 에피층을 형성하는 공정은?

  1. 진공증착(Evaporation)
  2. 스퍼터링(Sputtering)
  3. 화학기상증착(Chemical Vapor Deposition)
  4. 분자선증착(Molecular Beam Epitaxy)
(정답률: 77%)
  • 화학기상증착은 기체 상태의 화합물을 분해한 후 화학적 반응에 의해 반도체 기판 위에 박막이나 에피층을 형성하는 공정입니다. 이 공정은 반도체 기판 위에 원자나 분자를 직접 증착하는 분자선증착과는 달리 기체 상태의 화합물을 이용하기 때문에 더 넓은 영역에서 적용이 가능하며, 높은 증착 속도와 균일한 박막 형성이 가능합니다. 따라서 반도체 공정에서 가장 많이 사용되는 증착 방법 중 하나입니다.
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66. 동적 CMOS 로직과 거의 같으나 출력단에 인버팅 래치가 달려 있는 로직은?

  1. 도미노 로직
  2. 카미노 로직
  3. 슈도 로직
  4. 트랜스 로직
(정답률: 78%)
  • 도미노 로직은 동적 CMOS 로직과 거의 같으나 출력단에 인버팅 래치가 달려 있는 로직이다. 이 래치는 입력 신호가 변화할 때마다 새로운 값을 저장하고 출력에 반영한다. 이러한 특성으로 인해 도미노 로직은 높은 속도와 낮은 에너지 소비를 가지고 있다.
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67. 다음 각 로직 회로의 사양 중에서 잡음여유(Noise Margin)가 가장 큰 것은?

  1. TTL
  2. 5V CMOS
  3. 3.3V CMOS
  4. ECL
(정답률: 66%)
  • 잡음여유는 입력 신호가 안정적으로 인식되는 최소한의 전압 차이를 의미합니다. 이 값이 클수록 회로가 더 안정적으로 동작할 수 있습니다.

    5V CMOS는 다른 회로에 비해 높은 잡음여유를 가지고 있습니다. 이는 5V CMOS가 TTL과 ECL과 같은 다른 로직 회로에 비해 더 높은 전압을 사용하기 때문입니다. 따라서 5V CMOS는 더 큰 전압 차이를 인식할 수 있으므로 더 안정적으로 동작할 수 있습니다.
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68. 동적 CMOS 로직에 대한 설명으로 틀린 것은?

  1. 정적 논리 회로보다 연속 회로의 구현이 쉽다.
  2. 동일한 기능에 대해 정적 논리 회로보다 작은 면적으로 설계가 가능하다.
  3. 입력 신호는 사전 충전(Precharge)때만 변화하여야 한다.
  4. 작은 기생 커패시턴스를 갖기 때문에 고속으로 동작 한다.
(정답률: 48%)
  • 정적 논리 회로보다 연속 회로의 구현이 쉽다는 설명은 틀린 설명입니다. 오히려 동적 CMOS 로직은 정적 논리 회로보다 설계가 복잡하며, 동작 방식도 다릅니다.

    동적 CMOS 로직은 입력 신호가 변화할 때마다 사전 충전(Precharge)과 평가(Evaluation) 단계를 거치는데, 이 과정에서 기존의 값을 유지하고 새로운 값을 계산합니다. 이에 반해 정적 논리 회로는 입력 신호가 변화하지 않는 한 출력 값이 변하지 않습니다.

    따라서 동적 CMOS 로직은 정적 논리 회로보다 설계가 복잡하며, 입력 신호가 변화할 때마다 사전 충전과 평가 과정을 거치기 때문에 속도가 느릴 수 있습니다. 그러나 작은 기생 커패시턴스를 갖기 때문에 고속으로 동작할 수 있습니다.
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69. 다음 중 레이아웃 시 배선에 대한 설명으로 옳지 않은 것은?

  1. 블록의 배치가 끝나면 블록 사이의 신호선 연결, 즉 배선을 한다.
  2. 전원과 접지선, 클럭 등 중요 신호선은 여타 신호선을 배선한 후 마지막에 한다.
  3. 전원과 접지선을 배선할 때에는 가능한 충분한 폭을 확보하는 것이 중요하다.
  4. 타이밍상 중요한 신호는 먼저 연결하여 짧은 배선이 가능하도록 한다.
(정답률: 66%)
  • "전원과 접지선, 클럭 등 중요 신호선은 여타 신호선을 배선한 후 마지막에 한다."가 옳지 않은 설명이다. 이는 오히려 중요한 신호선들을 먼저 배선하여 짧은 배선이 가능하도록 하는 것이 바람직하다. 이는 전자기적인 노이즈나 신호 간 간섭을 최소화하고, 전체적인 시스템의 성능을 향상시키기 위함이다.
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70. 다음 중 인버터 구현 시, 논리 '0' 의 신호는 잘 통과 시키고 '1' 의 신호는 잘 통과 시키지 못하는 poor 1 현상이 나타나는 구조는?

  1. pMOS
  2. nMOS
  3. CMOS
  4. BiCMOS
(정답률: 50%)
  • 인버터 구현 시, nMOS는 '0' 신호를 통과시키고 '1' 신호를 차단하는 구조이기 때문에 poor 1 현상이 나타날 수 있습니다. 반면, pMOS는 '1' 신호를 통과시키고 '0' 신호를 차단하는 구조이기 때문에 poor 1 현상이 나타나지 않습니다. 따라서, 정답은 "nMOS"입니다.
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71. 이상적인 연산증폭기 특징에 대한 설명으로 가장 옳은 것은?

  1. 전압이득은 유한하다.
  2. 입력임피던스는 유한하다.
  3. 주파수 대역은 유한하다.
  4. 출력임피던스는 0 이다.
(정답률: 72%)
  • 이상적인 연산증폭기는 입력 신호를 왜곡 없이 증폭시키는 기능을 가지며, 전압이득은 유한하고 입력임피던스는 유한하며, 주파수 대역은 유한하다. 또한 출력임피던스는 0이다. 이는 출력 신호가 외부 회로에 영향을 받지 않고, 내부 회로에서만 처리되기 때문이다. 즉, 출력 신호가 외부 회로에 전달될 때, 내부 회로와 외부 회로 간의 임피던스 불일치로 인한 신호 왜곡이 발생하지 않는다.
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72. 반도체 웨이퍼에 대한 공정 중 메탈이나 폴리 실리콘 등을 웨이퍼 표면에 부착시키는 공정은?

  1. 에칭(etching) 공정
  2. 박막(thin film) 공정
  3. 확산(diffusion) 공정
  4. 현상(development) 공정
(정답률: 77%)
  • 박막(thin film) 공정은 반도체 웨이퍼 표면에 얇은 층의 물질을 부착시키는 공정으로, 메탈이나 폴리 실리콘 등을 웨이퍼 표면에 부착시키는 공정에 해당합니다. 이 공정은 반도체 제조 과정에서 매우 중요한 역할을 합니다.
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73. 다음 중 일반적인 CMOS 회로에 대한 설명과 거리가 먼 것은?

  1. CMOS는 nMOS와 pMOS가 결합된 형태이다.
  2. CMOS 회로의 집적도는 nMOS 회로보다 작다.
  3. CMOS 회로의 전력 소모는 nMOS 회로보다 크다.
  4. CMOS 회로의 동작속도는 nMOS 회로보다 느리다.
(정답률: 52%)
  • "CMOS 회로의 전력 소모는 nMOS 회로보다 크다." 이 설명은 일반적인 CMOS 회로에 대한 설명과 거리가 먼 것이다. 이유는 CMOS 회로는 nMOS와 pMOS가 결합된 형태이기 때문에, nMOS와 pMOS의 전력 소모가 상쇄되어 전체적으로 전력 소모가 적어진다. 따라서, CMOS 회로의 전력 소모는 nMOS 회로보다 작다.
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74. 게이트 어레이 설계기법의 일종으로 배선영역 없이 설계하는 기술은?

  1. SoG(sea of gate)
  2. PLD(programmable logic device)
  3. CPLD(complexed PLD)
  4. FPGA(field programmable gate array)
(정답률: 65%)
  • SoG(sea of gate)는 게이트 어레이 설계기법의 일종으로, 배선영역 없이 게이트 어레이를 구성하여 설계하는 기술입니다. 이는 PLD(programmable logic device), CPLD(complexed PLD), FPGA(field programmable gate array) 등의 재구성 가능한 로직 디바이스에서 사용됩니다. SoG 기술은 배선의 복잡도를 줄이고, 설계 및 제작 시간을 단축시키며, 높은 성능과 유연성을 제공합니다.
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75. 동일한 조건에서 MOS 트랜지스터의 게이트 산화막 두께가 2배 증가하면 포화영역에서의 드레인 전류는 어떻게 변하는가?

  1. 2배로 증가
  2. 4배로 증가
  3. 1/2로 감소
  4. 1/4로 감소
(정답률: 63%)
  • MOS 트랜지스터의 게이트 산화막 두께가 2배 증가하면 산화막의 전하 저장 용량이 2배 증가하게 됩니다. 이는 게이트와 채널 사이의 전압이 증가되어 채널에 흐르는 전류가 감소하게 됩니다. 따라서 포화영역에서의 드레인 전류는 1/2로 감소하게 됩니다.
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76. LSI 설계 시 논리 설계 단계에서 고려해야 할 사항에 해당하지 않는 것은?

  1. 논리블록
  2. 게이트 레벨 기술
  3. 완성 설계 체크
  4. 시뮬레이션
(정답률: 56%)
  • LSI 설계 시 논리 설계 단계에서 고려해야 할 사항은 "논리블록", "게이트 레벨 기술", "시뮬레이션"이다. 이 중에서 "완성 설계 체크"는 LSI 설계의 마지막 단계에서 수행되는 작업으로, 설계가 완성되고 제조에 들어가기 전에 설계의 오류를 찾아내고 수정하는 작업이다. 따라서, 논리 설계 단계에서 고려해야 할 사항에 해당하지 않는다.
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77. CMOS domino 로직회로를 사용할 때의 특성에 해당되지 않는 것은?

  1. 팬 아웃(fan-out)은 항상 1 이다.
  2. EX-OR 와 같은 회로 구성으로 적합하다.
  3. 인버터를 사용하므로 구동 능력이 늘어난다.
  4. 같은 형태의 논리회로를 연속으로 연결할 수 있다.
(정답률: 59%)
  • 인버터를 사용하므로 구동 능력이 늘어난다는 것은 CMOS domino 로직회로의 특성 중 하나이다. 하지만 EX-OR와 같은 회로 구성으로 적합하다는 것은 틀린 설명이다. CMOS domino 로직회로는 AND, OR, NAND, NOR 등의 논리회로 구성에 적합하며, EX-OR와 같은 회로 구성은 전압 레벨이 불안정해지는 문제가 발생할 수 있기 때문이다.
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78. 집적회로 칩 레이아웃에 있어서 평면계획과 거리가 먼 것은?

  1. 블록의 크기 추정 및 배치
  2. 최소 칩 면적을 얻을 수 있는 구조 계획
  3. 배선의 영역과 크기 계산
  4. 디자인 규칙 검사
(정답률: 69%)
  • 디자인 규칙 검사는 평면계획과 거리와는 직접적인 연관성이 없는 작업으로, 주로 칩 레이아웃의 규격, 규칙, 제한사항 등을 검사하여 칩의 안정성과 신뢰성을 보장하는 역할을 한다. 따라서 평면계획과 거리가 먼 것이다.
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79. 레이아웃 설계가 끝난 후, 레이아웃 설계 자료를 반영하여 논리 시뮬레이션을 다시 하는 것은?

  1. Logic Synthesis
  2. Bottom-up Design
  3. Structured Design
  4. Back Annotation
(정답률: 73%)
  • 레이아웃 설계가 끝난 후, 레이아웃 설계 자료를 반영하여 논리 시뮬레이션을 다시 하는 것은 "Back Annotation"이다. 이는 레이아웃 설계에서 발생할 수 있는 물리적인 제약 조건을 고려하여 논리 회로를 최적화하기 위해 필요하다. 따라서 레이아웃 설계 자료를 다시 논리 회로에 반영하는 것이 필요하며, 이를 위해 Back Annotation 기술을 사용한다.
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80. MOS 트랜지스터에서 게이트에서의 커패시턴스 관계식은? (단, L은 게이트의 길이, W는 게이트의 폭, Tox는 산화막의 두께, Cox는 SiO2의 유전율을 의미한다.)

(정답률: 64%)
  • 답은 ""이다. MOS 트랜지스터에서 게이트에서의 커패시턴스는 CoxWL/Tox로 표현된다. 이는 산화막의 두께 Tox가 작을수록 커패시턴스가 커지고, 게이트의 길이 L이 길수록 커패시턴스가 작아지며, 게이트의 폭 W가 넓을수록 커패시턴스가 커진다는 것을 의미한다.
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