반도체커스텀레이아웃산업기사 필기 기출문제복원 (2019-04-27)

반도체커스텀레이아웃산업기사 2019-04-27 필기 기출문제 해설

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반도체커스텀레이아웃산업기사
(2019-04-27 기출문제)

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1과목: 반도체공학

1. PN 접합 다이오드에서 순방향 바이어스를 인가해주면 나타나는 현상에 대한 설명으로 옳은 것은?

  1. 전위장벽이 높아진다.
  2. 공간전하의 영역의 폭이 좁아진다.
  3. 전장이 증가한다.
  4. 확산용량이 줄어든다.
(정답률: 75%)
  • PN 접합 다이오드에 순방향 바이어스를 인가하면 P형에는 +, N형에는 - 전압이 걸려 전위장벽이 낮아지고, 결과적으로 공핍층인 공간전하의 영역의 폭이 좁아지게 됩니다.

    오답 노트
    전위장벽이 높아진다: 전위장벽은 낮아집니다.
    전장이 증가한다: 전위장벽이 낮아지므로 전장은 감소합니다.
    확산용량이 줄어든다: 순방향에서는 확산용량이 증가합니다.
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2. 반도체 재료에 전계를 가하면 정공의 드리프트(drift) 속도의 방향은?

  1. 전계와 같은 방향이다.
  2. 전계와 반대 방향이다.
  3. 전계와 직각 방향이다.
  4. 전계와 무관한 자유운동을 한다.
(정답률: 76%)
  • 전계(Electric Field)는 전기적 플러스(+)에서 마이너스(-) 방향으로 형성됩니다. 정공은 양(+)의 전하를 띠고 있으므로 전계와 같은 방향으로 힘을 받아 이동하며, 반대로 전자는 음(-)의 전하를 띠므로 전계와 반대 방향으로 이동합니다.
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3. MOSFET와의 설명으로 틀린 것은?

  1. 게이트-소스간에 전압 VGS을 인가하면 드레인과 소스사이에 채널이 형성된다.
  2. 드레인-소스간에 역방향 전압 VDS을 인가하면 드레인 전류 ID가 흐른다.
  3. VGS을 증가시키면 채널의 폭이 두꺼워져 드레인 전류 ID가 증가한다.
  4. BJT에 비해 전력소모가 많은 트랜지스터이다.
(정답률: 72%)
  • MOSFET은 게이트 전극이 절연체로 분리되어 있어 입력 임피던스가 매우 높기 때문에, 전류 제어 방식인 BJT에 비해 전력 소모가 훨씬 적은 트랜지스터입니다.
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4. MOS 집적회로 공정에서 가장 소형화하기 어려운 소자는?

  1. 저항
  2. 인덕터
  3. 커패시터
  4. 트랜지스터
(정답률: 73%)
  • MOS 집적회로 공정에서 인덕터는 코일 형태로 구현해야 하므로, 평면적인 반도체 공정 특성상 다른 소자들에 비해 면적을 많이 차지하며 소형화하기가 가장 어렵습니다.
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5. 전류가 역방향 바이어스에 의해 차단되면 나타나는 현상으로 옳은 것은?

  1. 다수 캐리어로 인해 전류가 약간 흐른다.
  2. 소수 캐리어로 인해 아주 작은 전류가 흐른다.
  3. 전위 장벽이 낮아져서 다수 캐리어에 의해 큰 전류가 흐른다.
  4. 공핍층이 좁아져서 다수 캐리어에 의해 큰 전류가 흐른다.
(정답률: 75%)
  • PN 접합 다이오드에 역방향 바이어스를 걸면 공핍층이 넓어져 다수 캐리어의 이동은 차단됩니다. 하지만 열적으로 생성된 소수 캐리어에 의해 매우 미세한 누설 전류가 흐르게 됩니다. 따라서 소수 캐리어로 인해 아주 작은 전류가 흐른다는 설명이 정답입니다.

    오답 노트
    다수 캐리어: 역방향 바이어스 시 이동 불가
    전위 장벽/공핍층: 역방향 바이어스 시 더 높아지고 넓어짐
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6. BJT 회로에서 출력전압과 입력전압이 거의 동위상이 되어 이미터 폴로어(emitter follower)라고도 부르는 회로는?

  1. 이미터 공통회로
  2. 베이스 공통회로
  3. 컬렉터 공통회로
  4. 게이트 공통회로
(정답률: 69%)
  • 컬렉터 공통회로는 입력 신호(베이스)와 출력 신호(이미터)의 위상이 동일하며, 전압 이득은 거의 1에 가깝지만 전류 증폭도가 커서 이미터 폴로어라고도 부릅니다. 주로 임피던스 매칭을 위한 버퍼 회로로 사용됩니다.
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7. P형과 N형 반도체에서 다수 반송자(Carrier)를 옳게 나타낸 것은?

  1. P형 : 정공, N형 : 전자
  2. P형 : 전자, N형 : 전자
  3. P형 : 정공, N형 : 정공
  4. P형 : 전자, N형 : 정공
(정답률: 79%)
  • 반도체에서 다수 반송자는 전하를 운반하는 주된 입자를 말하며, P형 반도체는 정공(Hole)이, N형 반도체는 전자(Electron)가 다수 반송자입니다.
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8. MOSFET 소자의 채널 폭과 길이가 짧아지면서 발생하는 단채널 효과(short channel effect)가 아닌 것은?

  1. 드레인 전압에 의한 문턱전압 감소
  2. 속도 포화 현상
  3. 전류 포화 현상
  4. 드레인 항복 전압 감소
(정답률: 55%)
  • 단채널 효과는 채널 길이가 짧아짐에 따라 발생하는 현상으로, 드레인 전압이 소스-채널 접합부에 영향을 주어 문턱전압이 낮아지는 DIBL 현상, 전하 운반자의 속도가 한계치에 도달하는 속도 포화, 그리고 전계 강도 증가로 인한 드레인 항복 전압 감소 등이 포함됩니다.

    오답 노트
    전류 포화 현상: 이는 단채널 효과가 아니라 MOSFET의 일반적인 동작 특성(Saturation region)에 해당합니다.
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9. 실리콘 잉곳이 1016 비소원자/cm3로 도핑되어 있을 때, 실온에서의 캐리어 농도는 얼마인가? (단, 진성 캐리어 밀도는 1.5×1010/cm3이다.)

  1. 1.5×1010/cm3
  2. 2.25×104/cm3
  3. 1026/cm3
  4. 1.5×1026/cm3
(정답률: 68%)
  • 질량 작용의 법칙에 따라 진성 캐리어 농도의 제곱은 전자 농도와 정공 농도의 곱과 같습니다. 비소(As)는 5족 원소로 도핑 시 전자 농도가 비소 원자 농도와 거의 같으므로, 이를 통해 소수 캐리어인 정공 농도를 구할 수 있습니다.
    ① $n_{i}^{2} = N_{D} \times p$
    ② $(1.5 \times 10^{10})^{2} = 10^{16} \times p$
    ③ $p = 2.25 \times 10^{4}$
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10. Si(실리콘) 원소에 대한 설명 중 틀린 것은?

  1. 하나의 원자가 14개의 전자를 가지고 있다.
  2. 하나의 원자가 4개의 가전자를 가지고 있다.
  3. 다이아몬드 격자구조를 가지고 있다.
  4. 이온결합에 의해 결정을 이루고 있다.
(정답률: 78%)
  • 실리콘(Si)은 원자 번호 14번으로 4개의 가전자를 가지며, 다이아몬드 격자 구조를 형성하는 대표적인 공유결합 물질입니다.

    오답 노트
    이온결합에 의해 결정을 이룬다: 실리콘은 전자를 공유하는 공유결합을 통해 결정을 이룹니다.
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11. 실리콘 공정에서 산화막에 대한 설명으로 틀린 것은?

  1. 건식 산화 공정보다 습식 산화 공정의 반응 속도가 빠르다.
  2. 이미 형성된 산화막이 추후의 산화공정에서의 성장속도에 영향을 준다.
  3. 건식 산화 공정으로 형성된 산화막의 구조가 더 치밀하다.
  4. 산화막은 절연체이다.
(정답률: 64%)
  • 건식 산화 공정은 막질이 치밀하고 품질이 좋으며, 습식 산화 공정은 반응 속도가 매우 빠르고 산화막은 기본적으로 절연체 성질을 가집니다.

    오답 노트
    이미 형성된 산화막이 추후 성장 속도에 영향을 준다는 설명은 Deal-Grove 모델에 의해 증명되는 사실이므로 틀린 설명이 아닙니다.
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12. 도체에 1A의 전류가 흐를 때 1초 동안에 기준 단면적을 통과하는 전자의 개수는? (단, 전하의 전하량은 –1.6×10-19C)

  1. 1.6×10-19
  2. 1.6×1019
  3. 6.25×1018
  4. 6.25×10-20
(정답률: 65%)
  • 전류는 단위 시간당 흐르는 전하량이며, 전체 전하량은 전자의 개수와 개별 전하량의 곱으로 계산합니다.
    ① [기본 공식] $N = \frac{I \times t}{q}$
    ② [숫자 대입] $N = \frac{1 \times 1}{1.6 \times 10^{-19}}$
    ③ [최종 결과] $N = 6.25 \times 10^{18}$
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13. 쌍극성 접합 트랜지스터에 대한 설명 중 옳은 것은?

  1. 컬렉터의 농도가 이미터, 베이스에 비해 높게 제작된다.
  2. 컬렉터 접합의 역방향 전압이 증가할수록 실효 베이스 폭은 증가한다.
  3. 전자와 정공이 모두 이미터 전류 형성에 기여한다.
  4. 이미터 전류에 의해 컬렉터 전류를 제어할 수 있다.
(정답률: 60%)
  • BJT의 이미터 전류는 다수 캐리어뿐만 아니라 소수 캐리어의 주입에 의해서도 형성되므로 전자와 정공이 모두 기여합니다.

    오답 노트
    컬렉터의 농도가 높게 제작된다: 불순물 농도는 이미터 > 베이스 > 컬렉터 순입니다.
    실효 베이스 폭은 증가한다: 역방향 전압 증가 시 공핍층이 넓어져 실효 베이스 폭은 감소합니다.
    이미터 전류에 의해 컬렉터 전류를 제어한다: 베이스 전류에 의해 컬렉터 전류가 제어됩니다.
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14. 계단 접합인 PN 접합에서 P영역과 N영역의 불순물 밀도가 각각 1018cm-3, 1015cm-3 일 때, 상온에서의 접촉전위차는 얼마인가? (단, K·T/q = VT = 26mV 이고, 진성 캐리어의 농도 ni = 1.5×1010cm-3으로 가정)

  1. 0.657V
  2. 0.707V
  3. 0.757V
  4. 0.807V
(정답률: 57%)
  • PN 접합의 접촉전위차는 불순물 농도와 진성 캐리어 농도, 열전압의 로그 함수 관계로 결정됩니다.
    ① [기본 공식] $V_{bi} = V_{T} \ln ( \frac{N_{a} N_{d}}{n_{i}^{2}} )$
    ② [숫자 대입] $V_{bi} = 0.026 \ln ( \frac{10^{18} \times 10^{15}}{(1.5 \times 10^{10})^{2}} )$
    ③ [최종 결과] $V_{bi} = 0.757 \text{ V}$
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15. 부성저항 특성을 가지는 다이오드는?

  1. 제너 다이오드
  2. 터널 다이오드
  3. 쇼트키(schottky) 다이오드
  4. 바렉터(varactor) 다이오드
(정답률: 62%)
  • 터널 다이오드는 특정 전압 구간에서 전압이 증가함에도 불구하고 전류가 감소하는 부성저항(Negative Resistance) 특성을 가지고 있어 초고속 스위칭이나 발진 회로에 사용됩니다.
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16. PN 접합의 전압전류 특성에 대한 설명으로 옳은 것은?

  1. 금지대 폭이 큰 반도체일수록 항복 전압이 낮다.
  2. 포화전류가 흐르도록 하는 바이어스 방향은 순방향 바이어스이다.
  3. N 영역에 음(-)의 전압을 인가하면 포화전류가 흐른다.
  4. 역방향 전압을 점점 증가시키면 어느 임계전압에서 전류가 급증하게 되는데, 이 현상을 항복현상이라고 한다.
(정답률: 68%)
  • PN 접합 다이오드에 역방향 전압을 계속 높이면 특정 전압(임계 전압)에서 전류가 급격히 증가하는 항복현상이 발생합니다.

    오답 노트
    금지대 폭이 큰 반도체일수록: 항복 전압이 높아짐
    포화전류가 흐르는 방향: 역방향 바이어스
    N 영역에 인가해야 하는 전압: 양(+)의 전압
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17. 순수(진성) 반도체에서 전자나 정공의 농도가 같다고 할 때 전도대의 준위 0.9eV, 가전자대의 준위가 1.6eV이면 순수 반도체의 에너지 갭은 몇 eV인가?

  1. 2.5
  2. 0.9
  3. 0.8
  4. 0.7
(정답률: 77%)
  • 에너지 갭(Energy Gap)은 전도대 준위와 가전자대 준위의 에너지 차이를 의미합니다.
    ① [기본 공식] $E_g = E_c - E_v$
    ② [숫자 대입] $E_g = 1.6 - 0.9$
    ③ [최종 결과] $E_g = 0.7$
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18. PN 접합 다이오드의 온도 특성에 대한 설명 중 옳은 것은?

  1. 순방향 바이어스에 의한 전류는 온도에 따라 감소한다.
  2. 온도상승에 대하여 순방향 바이어스를 높이면 전류를 일정하게 유지할 수 있다.
  3. 역방향 바이어스에 의한 전류는 온도에 따라 증가한다.
  4. Si 다이오드가 Ge 다이오드에 비해 온도에 따른 전류 변화가 작다.
(정답률: 53%)
  • PN 접합 다이오드에서 온도가 상승하면 열 에너지에 의해 생성되는 소수 캐리어의 수가 증가하므로, 역방향 바이어스 시 흐르는 누설 전류(역방향 포화 전류)는 온도에 따라 증가하게 됩니다.

    오답 노트
    순방향 바이어스에 의한 전류는 온도 상승 시 증가함
    온도 상승 시 순방향 바이어스를 낮추어야 전류를 일정하게 유지 가능함
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19. 바이폴라 트랜지스터에서 이미터 접합이 순바이어스 컬렉터 접합이 역바이어스인 경우에 동작하는 영역은?

  1. 활성영역 (active region)
  2. 차단영역 (cut-off region)
  3. 포화영역 (saturation region)
  4. 역활성영역 (reverse active region)
(정답률: 57%)
  • 바이폴라 트랜지스터(BJT)에서 이미터-베이스 접합은 순방향 바이어스, 베이스-컬렉터 접합은 역방향 바이어스로 설정되었을 때, 증폭 작용이 일어나는 활성영역 (active region)에서 동작합니다.
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20. 디지털 집적회로에서 가장 일반적으로 사용되는 금속-절연체-반도체 구조를 갖는 트랜지스터는?

  1. BJT
  2. JFET
  3. UJT
  4. MOSFET
(정답률: 79%)
  • MOSFET은 이름 그대로 금속(Metal), 산화물/절연체(Oxide/Insulator), 반도체(Semiconductor)의 층 구조를 가진 트랜지스터로, 디지털 집적회로(IC)에서 가장 널리 사용되는 소자입니다.
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2과목: 전자회로

21. 다음 회로의 이름으로 옳은 것은?

  1. 전파 정류회로
  2. 배전압 정류회로
  3. 진폭제한회로
  4. 위상반전회로
(정답률: 69%)
  • 제시된 회로도는 변압기(Transformer)와 다이오드 2개, 커패시터 1개가 조합된 형태로, 입력 전압의 2배에 해당하는 전압을 출력하기 위한 배전압 정류회로의 전형적인 구성입니다.
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22. 다음 회로에서 출력 Vo의 전압은? (단, OPAMP는 이상적이다.)

  1. -7
  2. -21
  3. 7
  4. 21
(정답률: 64%)
  • 반전 가산기 회로에서 출력 전압을 구하는 문제입니다. 각 입력 전압에 저항의 비율을 곱한 합에 반전 증폭률을 적용합니다.
    ① [기본 공식] $V_o = -R_f ( \frac{V_1}{R_1} + \frac{V_2}{R_2} + \frac{V_3}{R_3} )$
    ② [숫자 대입] $V_o = -12\text{k} ( \frac{1}{4\text{k}} + \frac{2}{4\text{k}} + \frac{4}{4\text{k}} )$
    ③ [최종 결과] $V_o = -21$
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23. 다음에서 피변조파 V=Vc•(1+m coswt)•sinωt 이며, 반송파의 진폭은 4V, 변조도는 50%인 경우 직선 검파를 할 때 부하저항에 나타나는 신호파의 실효치 전압은 약 몇 V 인가? (단, 다이오드는 이상적인 소자이다.)(오류 신고가 접수된 문제입니다. 반드시 정답과 해설을 확인하시기 바랍니다.)

  1. 0.37
  2. 1.27
  3. 2.25
  4. 3.4
(정답률: 50%)
  • 직선 검파 회로에서 신호파의 실효치 전압을 구하는 문제입니다. 주어진 조건과 효율 $\pi = 90\%$를 적용하여 계산합니다.
    ① [기본 공식] $V_{rms} = \frac{m \times V_c}{2} \times \pi$
    ② [숫자 대입] $V_{rms} = \frac{0.5 \times 4}{2} \times 0.9$
    ③ [최종 결과] $V_{rms} = 0.9$
    단, 제시된 정답 1.27V는 일반적인 이론치와 차이가 있으나, 공식 지정 정답을 따릅니다.
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24. 어떤 차동 증폭기의 차동모드 전압이득이 5000, 동상모드 전압이득이 0.25일 때, CMRR은 약 몇 dB인가?

  1. 46
  2. 62
  3. 78
  4. 86
(정답률: 57%)
  • CMRR(동상모드 제거비)은 차동 이득과 동상 이득의 비를 데시벨(dB)로 나타낸 값입니다.
    ① [기본 공식] $CMRR = 20 \log \frac{A_d}{A_c}$
    ② [숫자 대입] $CMRR = 20 \log \frac{5000}{0.25}$
    ③ [최종 결과] $CMRR = 86$ dB
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25. 다음 중 FET의 특징으로 옳은 것은?

  1. Ai(전류이득) = ∞
  2. 입력 저항이 10 ~ 100 Ω 정도로 작다.
  3. 전압 제어 방식이다.
  4. 이득×대역폭이 바이폴라(Bipolar) 보다 크다.
(정답률: 61%)
  • FET(전계효과 트랜지스터)는 게이트 전압으로 드레인 전류를 제어하는 전압 제어 방식의 소자입니다.

    오답 노트
    전류이득: FET는 전압 제어 소자로 전류이득 개념이 BJT와 다름
    입력 저항: 게이트가 절연되어 있어 매우 큼
    이득×대역폭: 일반적으로 BJT보다 작음
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26. 이상적인 펄스파형에서 펄스폭이 20us이고, 펄스의 반복 주파수가 1000Hz일 때, 이 펄스파의 점유율 D는 얼마인가?

  1. 0.005
  2. 0.002
  3. 0.05
  4. 0.02
(정답률: 56%)
  • 펄스의 점유율(Duty Cycle)은 주기 대비 펄스폭의 비율을 의미하며, 주기는 주파수의 역수입니다.
    ① [기본 공식] $D = t \times f$
    ② [숫자 대입] $D = 20 \times 10^{-6} \times 1000$
    ③ [최종 결과] $D = 0.02$
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27. 증폭기의 대역폭 정의로 맞는 것은?

  1. 중간영역전압이득의 100%가 시작되는 주파수에서 끝나는 주파수 사이
  2. 중간영역전압이득의 90%가 시작되는 주파수에서 끝나는 주파수 사이
  3. 중간영역전압이득의 70%가 시작되는 주파수에서 끝나는 주파수 사이
  4. 중간영역전압이득의 50%가 시작되는 주파수에서 끝나는 주파수 사이
(정답률: 66%)
  • 증폭기의 대역폭은 전압 이득이 최대값(중간영역 이득)의 $70.7\%$ (또는 $-3\text{dB}$ 지점)로 떨어지는 저역 차단 주파수와 고역 차단 주파수 사이의 범위를 의미합니다.

    오답 노트
    100%, 90%, 50%: 대역폭 결정 기준인 $-3\text{dB}$ 지점의 전압 이득 비율이 아님
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28. 다음 정류회로에서 다이오드에 걸리는 피크 역전압(PIV)은 몇 V인가? (단, 다이오드는 이상적인 소자이다.)

  1. 12
  2. 24
  3. 48
  4. 100
(정답률: 58%)
  • 브리지 정류회로에서 다이오드에 걸리는 피크 역전압(PIV)은 변압기 2차측의 최대 전압과 같습니다.
    ① [기본 공식] $PIV = V_{peak}$
    ② [숫자 대입] $PIV = 24$
    ③ [최종 결과] $PIV = 24$ V
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29. 다음 회로에서 궤환율 β는 얼마인가?(오류 신고가 접수된 문제입니다. 반드시 정답과 해설을 확인하시기 바랍니다.)

  1. 0.25
  2. 0.5
  3. 0.75
  4. 1
(정답률: 36%)
  • 궤환율 $\beta$는 출력 전압 $V_{o}$가 피드백 경로를 통해 입력단으로 되돌아오는 비율을 의미하며, 전압 분배 법칙을 사용하여 계산합니다.
    ① [기본 공식] $\beta = \frac{R_{2}}{R_{1} + R_{2}}$
    ② [숫자 대입] $\beta = \frac{R}{R + R}$
    ③ [최종 결과] $\beta = 0.5$
    ※ 참고: 공식 지정 정답은 0.25로 되어 있으나, 제시된 회로 이미지의 저항값이 모두 $R$로 동일하므로 계산 결과는 0.5가 타당합니다.
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30. 다음 원소 중 도너원자로 틀린 것은?

  1. In
  2. P
  3. As
  4. Sb
(정답률: 63%)
  • 도너(Donor) 원자는 4족 원소인 실리콘(Si)에 5족 원소를 첨가하여 자유 전자를 제공하는 불순물입니다. P(인), As(비소), Sb(안티몬)는 5족 원소이지만, In(인듐)은 3족 원소로 전자를 받는 어셉터(Acceptor) 원자입니다.
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31. 다음 중 정현파를 입력하면 구형파가 출력되는 회로는?

  1. 적분 회로
  2. 미분 회로
  3. 부트스트랩 회로
  4. 슈미트 트리거 회로
(정답률: 67%)
  • 슈미트 트리거 회로는 히스테리시스 특성을 가진 비교기로, 입력 전압이 상한 임계값과 하한 임계값을 넘나들 때 출력이 급격히 변하여 정현파와 같은 아날로그 신호를 구형파(Square wave)로 변환합니다.
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32. 다음 트랜지스터(BJT)의 동작점 중 증폭기로 동작하기 위한 영역은?

  1. cutoff region
  2. saturation region
  3. active region
  4. breakdown region
(정답률: 65%)
  • 트랜지스터의 동작 영역 중 active region(활성 영역)은 컬렉터 전류가 베이스 전류에 비례하여 증폭되는 구간으로, 선형 증폭기로 사용하기 위한 필수 동작 영역입니다.

    오답 노트
    cutoff region: 스위치 OFF 상태
    saturation region: 스위치 ON 상태
    breakdown region: 소자 파괴 영역
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33. 다음 회로의 출력파형은 어느 것인가? (단, 다이오드는 이상적인 소자이다.)

(정답률: 68%)
  • 제시된 회로는 두 개의 다이오드와 바이어스 전압을 이용한 클리퍼(Clipper) 회로입니다. 입력 전압이 $V_{B1}$보다 높아지면 $D_1$이 도통되어 상단이 $V_{B1}$으로 제한되고, $V_{B2}$보다 낮아지면 $D_2$가 도통되어 하단이 $V_{B2}$로 제한됩니다. 따라서 출력 파형은 상하단이 잘린 형태인 가 됩니다.
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34. 다음 중 트랜지스터 회로를 증폭기로 사용하기 위해 바이어스를 설계 시 가장 적절한 것은?

  1. 베이스-이미터 사이는 역방향
    컬렉터-베이스 사이도 역방향
  2. 베이스-이미터 사이는 역방향
    컬렉터-베이스 사이는 순방향
  3. 베이스-이미터 사이는 순방향
    컬렉터-베이스 사이도 순방향
  4. 베이스-이미터 사이는 순방향
    컬렉터-베이스 사이는 역방향
(정답률: 65%)
  • 트랜지스터(BJT)가 증폭기로 동작하기 위해서는 이미터-베이스 접합은 순방향 바이어스가 되어 전류가 흐를 수 있어야 하고, 컬렉터-베이스 접합은 역방향 바이어스가 되어 전하를 효율적으로 수집해야 합니다.
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35. 어떤 증폭기가 전압 이득(Av)이 50이고, 차단주파수(fc)가 20Hz일 때, 궤환 시 전압이득이 40이 되었다면, 변경된 차단주파수는 몇 Hz 인가?

  1. 8
  2. 16
  3. 20
  4. 25
(정답률: 45%)
  • 부궤환을 적용하면 전압 이득은 감소하지만 대역폭은 넓어져 차단주파수가 증가합니다. 이득과 차단주파수의 곱은 일정하다는 원리를 이용합니다.
    ① [기본 공식] $f_{c1} \times A_{v1} = f_{c2} \times A_{v2}$
    ② [숫자 대입] $20 \times 50 = f_{c2} \times 40$
    ③ [최종 결과] $f_{c2} = 25$
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36. 다음 연산증폭기의 특성 중 슬루 레이트(slew rate)에 가장 영향을 많이 받는 특성은?

  1. 잡음 특성
  2. 이득 특성
  3. 스위칭 특성
  4. 동상 제거 특성
(정답률: 65%)
  • 슬루 레이트(Slew Rate)는 입력 신호가 급격히 변할 때 출력 전압이 얼마나 빠르게 따라갈 수 있는지를 나타내는 최대 변화율입니다. 따라서 신호의 빠른 전환이 필요한 스위칭 특성에 가장 직접적인 영향을 미칩니다.
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37. 다음 중 트랜지스터(BJT) 증폭기 구성에서 C급 증폭기의 가장 큰 장점은?

  1. 잡음의 감소
  2. 효율의 증대
  3. 회로 구성이 간단
  4. 출력 파형의 왜율 감소
(정답률: 58%)
  • C급 증폭기는 도통각이 $180^{\circ}$ 미만으로 매우 짧아 전력 소모가 적고, 전원 공급 장치로부터 출력으로 전달되는 전력 효율이 모든 증폭기 클래스 중 가장 높다는 것이 최대 장점입니다.

    오답 노트
    출력 파형의 왜율 감소: C급은 왜곡이 매우 심해 필터가 필수적입니다.
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38. 반파정류기와 전파정류기의 다이오드 저항과 부하저항이 서로 같을 때 두 정류기의 전압 변동률 관계는?

  1. 반파정류기가 전파정류기에 비해 2배 더 크다.
  2. 전파정류기가 반파정류기에 비해 2배 더 크다.
  3. 전파정류기가 반파정류기에 비해 4배 더 크다.
  4. 전파정류기가 반파정류기의 경우가 같다.
(정답률: 51%)
  • 전압 변동률은 부하 저항과 다이오드 저항의 비율에 의해 결정됩니다. 반파정류기와 전파정류기 모두 다이오드 저항과 부하 저항이 동일한 조건이라면, 전압 변동률의 수식적 구조가 같으므로 두 정류기의 전압 변동률은 같습니다.
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39. 전압 증폭도가 항상 1보다 작은 증폭회로는?

  1. 컬렉터 접지 증폭회로
  2. 이미터 접지 증폭회로
  3. 베이스 접지 증폭회로
  4. 게이트 접지 증폭회로
(정답률: 57%)
  • 컬렉터 접지 증폭회로는 전압 이득이 $1$보다 약간 작은 특성을 가지며, 입력 임피던스는 낮고 출력 임피던스는 높아 주로 임피던스 매칭을 위한 버퍼 회로로 사용됩니다.

    오답 노트
    이미터 접지, 베이스 접지, 게이트 접지 증폭회로는 모두 전압 증폭도가 $1$보다 큽니다.
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40. 다단(3단) 증폭기의 전체 전압 이득은 약 몇 dB인가? (단, 각단의 전압이득Av1=10, Av2=15, Av3=20 이다.)

  1. 45
  2. 70
  3. 90
  4. 100
(정답률: 54%)
  • 다단 증폭기의 전체 전압 이득(dB)은 각 단의 전압 이득을 dB로 변환하여 모두 더한 값과 같습니다.
    ① [기본 공식]
    $$G_{total} = 20\log(A_{v1}) + 20\log(A_{v2}) + 20\log(A_{v3})$$
    ② [숫자 대입]
    $$G_{total} = 20\log(10) + 20\log(15) + 20\log(20)$$
    ③ [최종 결과]
    $$G_{total} = 69.5 \approx 70$$
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3과목: 논리회로

41. 논리식 를 간략히 하면?

(정답률: 70%)
  • 공통 인수로 묶어 논리식을 간소화하는 문제입니다.
    $$F = \bar{A}\bar{B}C + \bar{A}BC + AB\bar{C} + A\bar{B}\bar{C}$$
    $$F = \bar{A}C(\bar{B} + B) + A\bar{C}(B + \bar{B})$$
    $$F = \bar{A}C(1) + A\bar{C}(1)$$
    $$F = \bar{A}C + A\bar{C}$$
    최종 결과는 가 됩니다.
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42. 다음 D플립플롭의 진리표에서 에 가장 (A), (B)에 적합한 값은?

  1. (A) : 0, (B) : 0
  2. (A) : 0, (B) : 1
  3. (A) : 1, (B) : 0
  4. (A) : 1, (B) : 1
(정답률: 61%)
  • D 플립플롭은 입력 $D$의 값이 클록 펄스(CP)가 발생할 때 그대로 출력 $Q(t+1)$로 전달되는 소자입니다.
    따라서 $D=0$일 때 출력 (A)는 $0$이 되고, $D=1$일 때 출력 (B)는 $1$이 됩니다.
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43. 다음 중 회로의 명칭과 출력함수식이 모두 옳은 것은?

  1. 반가산기, , C = xy
  2. 전가신기, , C = xy
  3. 인코더, , C = x + y
  4. 디코더, , C = x + y
(정답률: 69%)
  • 제시된 회로는 XOR 게이트로 합 $S$를, AND 게이트로 자리올림수 $C$를 출력하는 반가산기 회로입니다.
    핵심 원리는 XOR 게이트의 출력식 $S = x \oplus y = \bar{x}y + x\bar{y}$와 AND 게이트의 출력식 $C = xy$를 만족하는 것입니다. 따라서 반가산기, , $C = xy$ 조합이 정답입니다.
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44. 다음 논리회로의 기능으로 가장 옳은 것은? (단, 입력은 A, B로 합 또는 차는 X로, 자리올림 혹은 내림수는 Y로 표시한다.)

  1. 전가산기
  2. 반가산기
  3. 전감산기
  4. 반감산기
(정답률: 58%)
  • 회로를 분석하면 출력 $X$는 XOR 게이트를 통해 $A \oplus B$가 되고, 출력 $Y$는 $A$의 NOT 연산 결과와 $B$의 AND 연산 결과인 $\bar{A}B$가 됩니다. 이는 두 비트의 뺄셈에서 차(Difference)와 빌림수(Borrow)를 구하는 반감산기의 논리 구조입니다.
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45. 2진수 (110010101001)2를 16진수로 표시하면?

  1. CA9
  2. BA9
  3. DA9
  4. EA9
(정답률: 68%)
  • 2진수를 16진수로 변환할 때는 뒤에서부터 4비트씩 묶어 각각 변환합니다.
    ① [그룹화] $(1100) (1010) (1001)_{2}$
    ② [숫자 대입] $1100_{2} = 12 = C_{16}, 1010_{2} = 10 = A_{16}, 1001_{2} = 9 = 9_{16}$
    ③ [최종 결과] $CA9_{16}$
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46. 10진수로 1000까지 계수할 수 있는 업 카운터(up counter)는 최소 몇 개의 플립플롭으로 구성되어야 하는가?

  1. 8
  2. 10
  3. 12
  4. 16
(정답률: 60%)
  • 플립플롭 $n$개로 표현할 수 있는 최대 상태 수는 $2^{n}$개이며, $1000$까지 계수하기 위해서는 $2^{n} \ge 1000$을 만족하는 최소 정수 $n$을 찾아야 합니다.
    ① [기본 공식] $2^{n} \ge N$
    ② [숫자 대입] $2^{10} = 1024 \ge 1000$
    ③ [최종 결과] $n = 10$
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47. BCD code 0110 1001 1000을 10진수로 변환한 것으로 옳은 것은?

  1. 698
  2. 696
  3. 968
  4. 618
(정답률: 72%)
  • BCD 코드는 10진수 한 자리를 4비트의 2진수로 일대일 대응시켜 표현하는 방식입니다.
    $$0110_{2} = 6_{10}$$
    $$1001_{2} = 9_{10}$$
    $$1000_{2} = 8_{10}$$
    따라서 이를 순서대로 나열하면 $698$이 됩니다.
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48. 다음 중 4비트 시프트 레지스터의 구성으로 가장 옳은 것은?

  1. 4개의 T 플립플롭
  2. 4개의 S 플립플롭
  3. 4개의 RS 플립플롭
  4. 4개의 D 플립플롭
(정답률: 59%)
  • 시프트 레지스터는 데이터를 한 비트씩 이동시키며 저장하는 회로로, 데이터의 지연 및 저장이 용이한 D 플립플롭을 직렬로 연결하여 구성합니다.
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49. 조합논리회로의 특징에 대한 설명으로 옳지 않은 것은?

  1. 입출력을 갖는 논리 게이트의 집합으로 출력값은 0과 1의 입력값에 의해서만 결정되는 회로이다.
  2. 기억 회로를 갖고 있다.
  3. 반가산기, 전가산기, 디코더 등이 있다.
  4. 출력함수는 n개의 입력 변수 항으로 표시한다.
(정답률: 67%)
  • 조합논리회로는 현재의 입력값에 의해서만 출력값이 결정되는 회로로, 내부적으로 상태를 저장하는 기억 소자가 없습니다.

    오답 노트
    기억 회로를 갖고 있다: 이는 순차논리회로의 특징입니다.
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50. 다음 회로에 대한 설명 중 맞는 것은?

  1. AND 게이트(gate)로 동작한다.
  2. NOR 게이트(gate)로 동작한다.
  3. 입력 A=0V, B=0V일 경우 출력 Y=10V가 된다.
  4. 입력 A=0V, B=5V일 경우 출력 Y=5V가 된다.
(정답률: 65%)
  • 다이오드 회로의 전압 레벨에 따른 동작을 분석합니다. 입력 A 또는 B 중 하나라도 Low($0\text{V}$)가 되면, 다이오드가 순방향 바이어스가 되어 출력 Y가 접지(Ground) 쪽으로 끌어내려져 Low가 됩니다. 오직 A와 B 모두 High($5\text{V}$)일 때만 다이오드들이 차단되어 출력 Y에 $+5\text{V}$가 나타나므로, 이는 AND 게이트의 논리 동작과 일치합니다.
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51. 어떤 메모리가 16 개의 번지입력(address input), 4개의 데이터 입력, 4개의 데이터 출력을 가지고 있다고 가정할 때, 이 메모리의 용량은?

  1. 16×4 RAM
  2. 16K×4 RAM
  3. 64K×4 RAM
  4. 64K×8 RAM
(정답률: 58%)
  • 메모리의 용량은 (번지 개수) $\times$ (데이터 비트 수)로 계산합니다.
    ① [기본 공식] $\text{Capacity} = 2^{n} \times m$ (n: 번지입력 수, m: 데이터 비트 수)
    ② [숫자 대입] $\text{Capacity} = 2^{16} \times 4$
    ③ [최종 결과] $\text{Capacity} = 64\text{K} \times 4\text{ RAM}$
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52. 다음 그림과 같은 회로의 논리식 F는?

  1. A+B
  2. AB
(정답률: 51%)
  • 회로의 각 게이트를 순차적으로 분석하여 논리식을 도출합니다.
    상단 AND 게이트의 출력은 $AB$이고, 하단 AND 게이트의 출력 $\bar{A}\bar{B}$가 NOT 게이트를 통과하면 $\overline{\bar{A}\bar{B}}$가 됩니다. 이 두 출력이 OR 게이트로 합쳐지므로 최종 식은 $F = AB + \overline{\bar{A}\bar{B}}$가 되며, 드모르간의 법칙에 의해 $\overline{\bar{A}\bar{B}} = A + B$가 됩니다. 결과적으로 $F = AB + A + B$이며, 이는 흡수 법칙에 의해 $A + B$로 간소화됩니다.
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53. 다음 그림에서 JK플립플롭을 완성하기 위한 가장 옳은 버스(Bus) 결선 방법은?

  1. Q 출력과 출력을 Clock pulse(CP)에 결선한다.
  2. Q 출력과 A입력, 출력과 B입력을 각각 결선한다.
  3. Q 출력과 B입력, 출력과 A입력을 각각 결선한다.
  4. A입력과 B입력을 Clock pulse(CP)에 결선한다.
(정답률: 56%)
  • JK 플립플롭은 RS 플립플롭의 불능 상태를 해결하기 위해 출력 피드백을 이용한 회로입니다. J 입력단에는 $\bar{Q}$ 출력을, K 입력단에는 $Q$ 출력을 연결하여 토글 동작이 가능하게 구성해야 합니다. 따라서 Q 출력과 B입력, 출력과 A입력을 각각 결선하는 것이 옳습니다.
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54. 다음 회로의 동작 상태와 가장 부합하는 카운터의 종류는?

  1. 업 카운터(Up Counter)
  2. 12진 카운터
  3. 다운 카운터(Down Counter)
  4. 링 카운터(Ring Counter)
(정답률: 64%)
  • 회로도를 보면 플립플롭들이 직렬로 연결되어 있으며, 마지막 플립플롭의 출력이 다시 첫 번째 플립플롭의 입력으로 피드백되는 구조를 가지고 있습니다.
    이처럼 하나의 펄스가 순환하며 각 플립플롭을 차례대로 활성화시키는 구조는 링 카운터(Ring Counter)의 전형적인 특징입니다.
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55. 논리식 의 보수를 구하면?(정확한 보기내용을 아시는 분께서는 오류 신고를 통하여 내용작성 부탁드립니다. 정답은 2번입니다.)

(정답률: 61%)
  • 논리식의 보수는 드 모르간의 법칙을 이용하여 구합니다. 전체 식에 NOT을 취하면 합(+)은 곱($\cdot$)으로, 곱($\cdot$)은 합(+)으로 바뀌며 각 변수는 반전됩니다.
    주어진 식 $\text{}$ 즉, $(A \cdot \overline{B}) + (C \cdot D)$의 보수는 다음과 같습니다.
    $$\overline{(A \cdot \overline{B}) + (C \cdot D)} = \overline{(A \cdot \overline{B})} \cdot \overline{(C \cdot D)} = (\overline{A} + B) \cdot (\overline{C} + \overline{D})$$
    따라서 정답은 $\text{}$ 입니다.
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56. 다음 3 상태 논리 인버터에 A=High 이고, C=1 인 경우 출력 Y의 상태는? (단, C는 Enable이다.)

  1. High
  2. Low
  3. High Impendance
  4. Low Impendance
(정답률: 66%)
  • 제시된 회로는 3상태(Tri-state) 논리 인버터입니다.
    Enable 단자인 $C=1$일 때 인버터가 활성화되며, 입력 $A=High$가 입력되면 인버터의 특성에 의해 출력 $Y$는 반전된 상태인 $Low$가 됩니다.
    만약 $C=0$이었다면 출력은 High Impedance 상태가 되었을 것입니다.
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57. 연산 회로에 대한 설명 중 가장 옳지 않은 것은?

  1. 3개의 2진수를 가산할 수 있는 회로를 전가산기라 한다.
  2. 2개의 입력 크기를 비교하는 회로를 비교기라 한다.
  3. 2진수로 표시된 입력조합에 따른 BCD 코드를 0부터 9까지 동작할 수 있게 하는 회로를 인코더라 한다.
  4. 전가산기에서는 캐리 입력을 취급할 수 있다.
(정답률: 59%)
  • 인코더는 여러 개의 입력 신호 중 하나가 활성화되었을 때 이를 2진 코드(또는 BCD 코드)로 변환하는 회로입니다.
    2진수로 표시된 입력 조합을 BCD 코드 등으로 변환하여 출력하는 것은 인코더의 기본 동작이지만, 문제에서 설명하는 '0부터 9까지 동작할 수 있게 하는 회로'라는 표현은 디코더나 특정 카운터의 동작과 혼동될 수 있으며, 인코더의 핵심 정의는 '입력 신호를 코드로 변환'하는 것입니다.

    오답 노트
    3개의 2진수를 가산하는 회로: 전가산기는 2개의 입력과 하위 자리의 캐리를 포함해 총 3개의 비트를 더합니다.
    2개의 입력 크기 비교: 비교기의 정의가 맞습니다.
    전가산기 캐리 입력: 전가산기는 이전 단계에서 발생한 캐리를 입력받을 수 있습니다.
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58. 플립플롭(flip-flop)을 응용해서 만들 수 없는 것은?

  1. 카운터(counter)
  2. MUX(multiplexer)
  3. 레지스터(register)
  4. SRAM(Static RAM)
(정답률: 59%)
  • 플립플롭은 1비트의 정보를 저장할 수 있는 순차 논리 회로의 기본 소자입니다.
    카운터, 레지스터, SRAM은 모두 데이터를 저장하거나 상태를 유지해야 하므로 플립플롭을 기반으로 구성되지만, MUX(multiplexer)는 여러 입력 중 하나를 선택하여 출력하는 조합 논리 회로이므로 플립플롭이 필요하지 않습니다.
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59. 다음 논리식을 가장 간단히 나타낸 것은? (단, d는 무정의 조건(don't care 임))

  1. AB + BC
  2. AB + BC + ACD
  3. AB + BC + AD′
  4. AB + BC BD
(정답률: 53%)
  • 주어진 논리식 $F(A, B, C, D) = \Sigma(7, 8, 12, 13, 14) + d(2, 6, 10, 11, 15)$를 카르노 맵으로 간소화하는 문제입니다.
    무정의 조건(don't care)을 적절히 활용하여 묶음을 최대화하면 $AB$, $BC$, $AD'$ 세 개의 항으로 가장 간단하게 표현할 수 있습니다.
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60. 에러(Error)를 검출하여 교정할 수 있는 코드는?

  1. Hamming Code
  2. ASCII Code
  3. Gray Code
  4. 3초가 Code
(정답률: 69%)
  • 해밍 코드(Hamming Code)는 데이터 전송 중 발생한 단일 비트 에러를 검출할 뿐만 아니라, 에러가 발생한 위치를 찾아내어 스스로 교정할 수 있는 오류 정정 코드입니다.

    오답 노트
    ASCII Code: 문자 인코딩 표준
    Gray Code: 인접한 수치 간 비트 변화가 하나뿐인 코드
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4과목: 집적회로 설계이론

61. n웰 CMOS 공정에 필수적으로 사용되는 레이어가 아닌 것은 무엇인가?

  1. n웰 레이어
  2. 액티브 영역
  3. 폴리실리콘
  4. p웰 레이어
(정답률: 65%)
  • n웰 CMOS 공정은 p-type 기판 위에 n-type 웰을 형성하여 PMOS를 구현하는 방식입니다. 따라서 n웰 레이어, 액티브 영역, 폴리실리콘은 필수적이지만, p웰 레이어는 n웰 공정의 기본 구조에 포함되지 않습니다.
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62. 하드웨어기술언어(HDL)를 이용한 설계의 특징이 아닌 것은?

  1. 논리식을 생각할 필요가 없다.
  2. 설계내용을 쉽게 변경할 수 있다.
  3. 회로도 입력에 시간이 많이 걸린다.
  4. 설계자가 아니어도 이해하기 쉽다.
(정답률: 59%)
  • HDL(하드웨어 기술 언어)은 텍스트 기반의 코딩으로 회로를 설계하므로, 기존의 그래픽 기반 회로도 입력 방식보다 설계 시간이 획기적으로 단축되고 수정이 용이한 것이 핵심 특징입니다.
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63. 레이아웃(layout) 설계규칙에 관한 설명 중 틀린 것은?

  1. 제조공정에서 요구하는 형상들의 집합을 정의하는 것이다.
  2. 여러 가지 마스크 정렬에 필요하다.
  3. 패키징(packaging)의 본딩 패드(bonding pad)의 크기에 대하여 정의할 때 필요하다
  4. 웨이퍼에서 각각의 회로를 잘라내는 스크라이브(scribe) 선과는 무관하다.
(정답률: 64%)
  • 레이아웃 설계규칙은 제조 공정의 제약 사항을 반영하여 회로의 물리적 형상을 정의하는 것입니다. 웨이퍼에서 개별 칩을 분리하기 위한 스크라이브(scribe) 선의 폭과 위치 역시 설계 규칙에 포함되어야 하므로 무관하다는 설명은 틀렸습니다.
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64. 다음의 정적 CMOS 로직(Static CMOS Logic)에 관한 설명 중 틀린 것은?

  1. 반대로 동작하는 nMOS와 pMOS를 이용하여 대칭적으로 동작시키는 회로 로직이다.
  2. 시간이 비교적 많이 경과해도 출력전압이 변하지 않는 대신 속도가 느리다.
  3. 출력은 VDD로만 연결되어 유지된다.
  4. nMOS와 pMOS를 이용하여 풀업(pull-up)과 풀다운(pull-down) 시키는 회로이다.
(정답률: 56%)
  • 정적 CMOS 로직은 pMOS(풀업)와 nMOS(풀다운) 네트워크가 상보적으로 구성되어, 출력단이 전원 전압 $V_{DD}$ 또는 접지 $GND$ 중 하나에 반드시 연결되어 전압을 유지하는 구조입니다. 따라서 출력은 $V_{DD}$로만 연결되어 유지된다는 설명은 틀린 것입니다.
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65. 반도체 공정에서 기체 상태의 화합물을 분해한 후 화학적 반응에 의해 반도체 기판 위에 박막이나 에피층을 형성하는 공정은?

  1. 진공증착(Evaporation)
  2. 스퍼터링(Sputtering)
  3. 화학기상증착(Chemical Vapor Deposition)
  4. 분자선증착(Molecular Beam Epitaxy)
(정답률: 71%)
  • 기체 상태의 화합물을 열이나 플라즈마로 분해하여 기판 위에 화학 반응을 통해 박막을 형성하는 공정은 화학기상증착(Chemical Vapor Deposition)의 핵심 정의입니다.
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66. 동적 CMOS 로직과 거의 같으나 출력단에 인버팅 래치가 달려 있는 로직은?

  1. 도미노 로직
  2. 카미노 로직
  3. 슈도 로직
  4. 트랜스 로직
(정답률: 68%)
  • 도미노 로직은 동적 CMOS 로직의 출력단에 인버팅 래치를 추가하여, 다음 단계의 동적 게이트가 이전 단계의 평가 과정에서 발생할 수 있는 전하 공유나 글리치에 의해 잘못 동작하는 것을 방지하는 구조입니다.
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67. 다음 각 로직 회로의 사양 중에서 잡음여유(Noise Margin)가 가장 큰 것은?

  1. TTL
  2. 5V CMOS
  3. 3.3V CMOS
  4. ECL
(정답률: 64%)
  • CMOS 로직은 전원 전압의 약 $50\%$ 수준에서 임계 전압이 결정되므로, 전원 전압이 높을수록 잡음 여유가 커집니다. 따라서 제시된 로직 중 전원 전압이 가장 높은 5V CMOS가 잡음 여유가 가장 큽니다.
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68. 동적 CMOS 로직에 대한 설명으로 틀린 것은?

  1. 정적 논리 회로보다 연속 회로의 구현이 쉽다.
  2. 동일한 기능에 대해 정적 논리 회로보다 작은 면적으로 설계가 가능하다.
  3. 입력 신호는 사전 충전(Precharge)때만 변화하여야 한다.
  4. 작은 기생 커패시턴스를 갖기 때문에 고속으로 동작 한다.
(정답률: 41%)
  • 동적 CMOS 로직은 정적 논리 회로에 비해 면적이 작고 속도가 빠르지만, 회로의 상태가 시간에 따라 변하므로 연속 회로(Sequential Circuit)를 구현하기가 훨씬 까다롭고 어렵습니다.
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69. 다음 중 레이아웃 시 배선에 대한 설명으로 옳지 않은 것은?

  1. 블록의 배치가 끝나면 블록 사이의 신호선 연결, 즉 배선을 한다.
  2. 전원과 접지선, 클럭 등 중요 신호선은 여타 신호선을 배선한 후 마지막에 한다.
  3. 전원과 접지선을 배선할 때에는 가능한 충분한 폭을 확보하는 것이 중요하다.
  4. 타이밍상 중요한 신호는 먼저 연결하여 짧은 배선이 가능하도록 한다.
(정답률: 65%)
  • 전원선, 접지선, 클럭과 같은 중요 신호선은 칩 전체의 안정성과 전압 강하(IR Drop) 방지를 위해 다른 일반 신호선보다 우선적으로 배선해야 합니다.
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70. 다음 중 인버터 구현 시, 논리 '0' 의 신호는 잘 통과 시키고 '1' 의 신호는 잘 통과 시키지 못하는 poor 1 현상이 나타나는 구조는?

  1. pMOS
  2. nMOS
  3. CMOS
  4. BiCMOS
(정답률: 51%)
  • nMOS는 $0$을 출력할 때(Pull-down)는 매우 강하지만, $1$을 출력할 때(Pull-up)는 전압 강하가 발생하여 논리 '1'을 완벽하게 전달하지 못하는 poor 1 현상이 발생합니다.
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71. 이상적인 연산증폭기 특징에 대한 설명으로 가장 옳은 것은?

  1. 전압이득은 유한하다.
  2. 입력임피던스는 유한하다.
  3. 주파수 대역은 유한하다.
  4. 출력임피던스는 0 이다.
(정답률: 64%)
  • 이상적인 연산증폭기(Op-Amp)는 신호 손실 없이 출력을 전달하기 위해 출력임피던스가 $0$이어야 합니다.

    오답 노트
    전압이득, 입력임피던스, 주파수 대역은 모두 무한대($\infty$)인 것이 이상적입니다.
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72. 반도체 웨이퍼에 대한 공정 중 메탈이나 폴리 실리콘 등을 웨이퍼 표면에 부착시키는 공정은?

  1. 에칭(etching) 공정
  2. 박막(thin film) 공정
  3. 확산(diffusion) 공정
  4. 현상(development) 공정
(정답률: 67%)
  • 웨이퍼 표면에 금속(Metal)이나 폴리실리콘과 같은 얇은 막을 입혀 전기적 특성을 부여하는 공정은 박막(thin film) 공정입니다.
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73. 다음 중 일반적인 CMOS 회로에 대한 설명과 거리가 먼 것은?

  1. CMOS는 nMOS와 pMOS가 결합된 형태이다.
  2. CMOS 회로의 집적도는 nMOS 회로보다 작다.
  3. CMOS 회로의 전력 소모는 nMOS 회로보다 크다.
  4. CMOS 회로의 동작속도는 nMOS 회로보다 느리다.
(정답률: 49%)
  • CMOS 회로는 정적 상태에서 전류가 거의 흐르지 않아 nMOS 회로보다 전력 소모가 훨씬 적은 것이 가장 큰 특징입니다.

    오답 노트
    집적도는 nMOS보다 작음: pMOS와 nMOS를 모두 사용하므로 면적을 더 차지함
    동작속도는 nMOS보다 느림: pMOS의 캐리어 이동도가 nMOS보다 낮아 전반적인 속도가 느려짐
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74. 게이트 어레이 설계기법의 일종으로 배선영역 없이 설계하는 기술은?

  1. SoG(sea of gate)
  2. PLD(programmable logic device)
  3. CPLD(complexed PLD)
  4. FPGA(field programmable gate array)
(정답률: 62%)
  • SoG(sea of gate)는 미리 배치된 수많은 게이트들의 바다 속에 배선 영역을 따로 두지 않고 최적화하여 설계하는 게이트 어레이 기법입니다.
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75. 동일한 조건에서 MOS 트랜지스터의 게이트 산화막 두께가 2배 증가하면 포화영역에서의 드레인 전류는 어떻게 변하는가?

  1. 2배로 증가
  2. 4배로 증가
  3. 1/2로 감소
  4. 1/4로 감소
(정답률: 60%)
  • 포화 영역에서의 드레인 전류는 게이트 산화막 커패시턴스 $C_{ox}$에 비례하며, $C_{ox}$는 산화막 두께 $t_{ox}$에 반비례합니다.
    ① [기본 공식] $I_{D} \propto \frac{1}{t_{ox}}$
    ② [숫자 대입] $I_{D}' \propto \frac{1}{2 \times t_{ox}}$
    ③ [최종 결과] $I_{D}' = \frac{1}{2} I_{D}$
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76. LSI 설계 시 논리 설계 단계에서 고려해야 할 사항에 해당하지 않는 것은?

  1. 논리블록
  2. 게이트 레벨 기술
  3. 완성 설계 체크
  4. 시뮬레이션
(정답률: 55%)
  • LSI 논리 설계 단계에서는 논리블록 정의, 게이트 레벨 기술, 시뮬레이션을 통한 검증이 핵심입니다. 완성 설계 체크는 논리 설계 이후의 물리적 설계나 최종 검증 단계에 해당합니다.
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77. CMOS domino 로직회로를 사용할 때의 특성에 해당되지 않는 것은?

  1. 팬 아웃(fan-out)은 항상 1 이다.
  2. EX-OR 와 같은 회로 구성으로 적합하다.
  3. 인버터를 사용하므로 구동 능력이 늘어난다.
  4. 같은 형태의 논리회로를 연속으로 연결할 수 있다.
(정답률: 57%)
  • Domino 로직은 기본적으로 단방향 신호 흐름을 가지며, 논리 구조상 EX-OR와 같이 입력의 반전과 비반전이 동시에 필요한 회로를 구성하기에는 매우 부적합한 구조입니다.
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78. 집적회로 칩 레이아웃에 있어서 평면계획과 거리가 먼 것은?

  1. 블록의 크기 추정 및 배치
  2. 최소 칩 면적을 얻을 수 있는 구조 계획
  3. 배선의 영역과 크기 계산
  4. 디자인 규칙 검사
(정답률: 62%)
  • 평면계획(Floorplanning)은 칩의 전체적인 구조를 잡는 단계로, 블록의 크기 추정 및 배치, 최소 면적 확보를 위한 구조 계획, 배선 영역 계산 등이 핵심입니다.

    오답 노트
    디자인 규칙 검사: 이는 평면계획 이후, 설계된 레이아웃이 공정 규칙을 준수했는지 확인하는 DRC(Design Rule Check) 단계에 해당합니다.
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79. 레이아웃 설계가 끝난 후, 레이아웃 설계 자료를 반영하여 논리 시뮬레이션을 다시 하는 것은?

  1. Logic Synthesis
  2. Bottom-up Design
  3. Structured Design
  4. Back Annotation
(정답률: 65%)
  • 레이아웃 설계 단계에서 추출된 실제 기생 성분(RC 값 등)과 지연 시간 정보를 다시 논리 시뮬레이션 단계로 피드백하여 정확도를 높이는 과정을 Back Annotation이라고 합니다.
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80. MOS 트랜지스터에서 게이트에서의 커패시턴스 관계식은? (단, L은 게이트의 길이, W는 게이트의 폭, Tox는 산화막의 두께, Cox는 SiO2의 유전율을 의미한다.)

(정답률: 62%)
  • MOS 트랜지스터의 게이트 커패시턴스는 단위 면적당 산화막 커패시턴스 $C_{ox}$에 게이트의 전체 면적(폭 $W \times$ 길이 $L$)을 곱하여 계산합니다.
    $$\text{정답: } $$
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