반도체커스텀레이아웃산업기사 필기 기출문제복원 (2018-04-28)

반도체커스텀레이아웃산업기사 2018-04-28 필기 기출문제 해설

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반도체커스텀레이아웃산업기사
(2018-04-28 기출문제)

목록

1과목: 반도체공학

1. 빛을 받으면 전자와 정공 쌍생성을 통해 전류를 발생하는 다이오드는?

  1. 스위칭 다이오드(Switching Diode)
  2. 정류 다이오드(Rectification Diode)
  3. 광 다이오드(Photo Diode)
  4. 발광 다이오드(Light emitting Diode)
(정답률: 86%)
  • 광 다이오드는 빛 에너지를 흡수하여 전자-정공 쌍을 생성함으로써 전류를 흐르게 하는 소자입니다.

    오답 노트
    스위칭 다이오드: 고주파 신호의 빠른 온/오프 제어
    정류 다이오드: 교류를 직류로 변환
    발광 다이오드: 전기 에너지를 빛으로 변환
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2. P형 기판을 갖는 MOS 용량 구조에서 게이트 금속 극판의 전압 VGS가 기판 전압 VBS 보다 큰 경우 VGS가 증가함에 따라 전계가 증가함으로써 실리콘 경계면에 전자가 모여 형성된 층은?

  1. 축적층(accumulation layer)
  2. 공핍층(depletion layer)
  3. 반전층(inversion layer)
  4. 차단층(cut-off layer)
(정답률: 69%)
  • P형 기판에서 게이트 전압 $V_{GS}$가 기판 전압 $V_{BS}$보다 충분히 커지면, 표면의 정공이 밀려나고 다수 캐리어와 반대되는 전자들이 모여 N형 층이 형성됩니다. 이를 반전층(inversion layer)이라고 합니다.

    오답 노트
    축적층(accumulation layer): 다수 캐리어가 모이는 층
    공핍층(depletion layer): 캐리어가 없는 영역
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3. 접합형 전계효과 트랜지스터(JFET: Junction Field Effect Transistor)의 동작은?

  1. 소수 운반자의 흐름에 의한다.
  2. 재결합에 의한다.
  3. 부성 저항에 의한다.
  4. 다수 운반자의 흐름에 의한다.
(정답률: 78%)
  • JFET는 게이트 전압으로 채널의 폭을 조절하여 전류를 제어하는 소자로, 채널 내의 다수 운반자(전자 또는 정공)의 흐름에 의해 전류가 흐르는 Unipolar 소자입니다.
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4. 원소 주기율표에서 반도체 재료로 사용하지 않는 족은?

  1. Ⅰ족
  2. Ⅲ 족
  3. Ⅳ 족
  4. Ⅴ 족
(정답률: 90%)
  • 반도체 재료로는 기본이 되는 4족 원소(Si)와 불순물 도핑을 위한 3족(P-type), 5족(N-type) 원소가 사용됩니다. 따라서 1족 원소는 반도체 재료로 사용되지 않습니다.
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5. PN 접합 다이오드에서 역방향 바이어스 전압이 인가되었을 때 나타나는 현상과 관련이 없는 것은?

  1. 터널 효과(Tunnel effect)
  2. 눈사태 항복 효과(Avalanche breakdown effect)
  3. 제너 항복 효과(Zener breakdown effect)
  4. 홀 효과(Hall effect)
(정답률: 82%)
  • 홀 효과(Hall effect)는 자기장 내에서 전류가 흐를 때 전하 운반자가 편향되어 전압이 발생하는 현상으로, 역방향 바이어스 전압에 의한 항복 현상과는 무관합니다.

    오답 노트
    터널 효과, 눈사태 항복 효과, 제너 항복 효과: 모두 다이오드에 강한 역방향 전압이 걸렸을 때 전류가 급격히 흐르게 되는 항복 현상과 관련된 기제입니다.
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6. PN접합 다이오드에서 바이어스의 인가방법에 따른 전위장벽은?

  1. 순방향 바이어스때가 역방향 바이어스 때보다 높다.
  2. 역방향 바이어스때가 순뱡향 바이어스 때보다 높다.
  3. 순방향 바이어스때와 역방향 바이어스때가 같다.
  4. 순방향 바이어스때와 역방향 바이어스때는 비교할 수 없다.
(정답률: 78%)
  • PN접합 다이오드에 순방향 바이어스를 인가하면 전위장벽(공핍층)이 낮아져 전류가 흐르기 쉬워지며, 역방향 바이어스를 인가하면 전위장벽이 더 높아져 전류가 흐르지 못하게 됩니다. 따라서 역방향 바이어스 때가 순방향 바이어스 때보다 전위장벽이 더 높습니다.
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7. FET의 차단 주파수에 영향을 주는 요소가 아닌 것은?

  1. 채널 길이
  2. 채널 폭
  3. 반도체 캐리어 밀도
  4. 이동도
(정답률: 66%)
  • FET의 차단 주파수는 캐리어의 이동 속도와 전하량, 그리고 이동 거리(채널 길이)에 의해 결정됩니다. 채널 폭은 전류의 양에는 영향을 주지만, 신호의 응답 속도인 차단 주파수에는 직접적인 영향을 주지 않습니다.
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8. 다음 중 전도대역의 전자와 가전자대역의 정공이 가전자상태에 있는 전자가 전도대역으로 천이되었을 때 발생되는 현상은?

  1. 전자 생성
  2. 정공 생성
  3. 전자-정공 쌍생성
  4. 전자-정공 재결합
(정답률: 75%)
  • 가전자대역(Valence Band)에 있던 전자가 에너지를 얻어 전도대역(Conduction Band)으로 천이하면, 전자가 빠져나간 자리에는 정공(Hole)이 생성됩니다. 이렇게 전자와 정공이 동시에 만들어지는 현상을 전자-정공 쌍생성(EHP, Electron-Hole Pair Generation)이라고 합니다.
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9. 평형 상태의 PN 접합에서 내부 전위장벽은?

(정답률: 71%)
  • 평형 상태의 PN 접합에서 내부 전위장벽(Built-in Potential)은 도핑 농도와 고유 캐리어 농도에 의해 결정되며, 그 공식은 다음과 같습니다.
    $$\text{정답: } $$
    $$\text{수식 변환: } V_{bi} = V_{T} \ln ( \frac{N_{a}N_{d}}{n_{i}^{2}} )$$
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10. P형 반도체의 정공이 1m3 당 4.4×1020[m-3]일 때, 반도체의 도전율은 얼마인가? (단, 정공의 이동도는 0.17[m2/V·s]이다.)

  1. 1.197[Ω-1m-1]
  2. 11.97[Ω-1m-1]
  3. 119.7[Ω-1m-1]
  4. 1197[Ω-1m-1]
(정답률: 80%)
  • 반도체의 도전율은 전하 운반자의 농도, 전하량, 그리고 이동도의 곱으로 계산합니다.
    ① [기본 공식] $\sigma = n e \mu$
    ② [숫자 대입] $\sigma = (4.4 \times 10^{20}) \times (1.6 \times 10^{-19}) \times 0.17$
    ③ [최종 결과] $\sigma = 11.97$
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11. Si의 물리적 성질 중 해당되지 않는 것은?

  1. 원자번호: 14
  2. 격자 상수(A) 2.35
  3. 녹는 온도 : 약 1420 °C
  4. 원자 질량 : 28.0855[g/mol]
(정답률: 80%)
  • 실리콘(Si)의 물리적 성질을 묻는 문제입니다. 실리콘의 격자 상수는 약 $5.43\text{ \AA}$이므로, 격자 상수 2.35는 잘못된 값입니다.
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12. 반도체의 전기 전도도에 영향을 미치지 않는 것은?

  1. 물질의 광학적인 여기 상태
  2. 물질의 온도 변화
  3. 물질의 불순물 함량
  4. 물질의 질량
(정답률: 81%)
  • 반도체의 전기 전도도는 전하 운반자의 농도와 이동도에 의해 결정됩니다. 광학적 여기, 온도 변화, 불순물 함량은 모두 전하 운반자의 농도나 이동도에 직접적인 영향을 주지만, 물질의 질량은 전기적 특성과 무관합니다.
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13. 컬렉터의 역바이어스를 계속해서 증가시키면 컬렉터 접합의 공간전하층이 베이스 영역 안으로 깊숙이 퍼져가며 마지막에는 이미터 접합의 공간 전하층과 닿게 되어 베이스 중성영역이 없어지는 현상은?

  1. 열 폭주 현상
  2. 절연파괴 현상
  3. 래치-업(latch-up) 현상
  4. 펀치-쓰루(punch-through) 현상
(정답률: 80%)
  • 컬렉터의 역바이어스 증가로 인해 공핍층(공간전하층)이 확장되어 베이스 영역을 완전히 가로질러 이미터 접합부까지 닿게 되는 현상을 펀치-쓰루(punch-through) 현상이라고 합니다.
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14. nMOS FET에서 게이트 전압을 높이면 드레인과 소스 사이에 전류 ID가 흐르기 시작한다. 이 시점의 게이트 전압을 무엇이라고 하는가?

  1. 문턱전압
  2. 바이어스전압
  3. 포화전압
  4. 항복전압
(정답률: 90%)
  • nMOS FET에서 게이트 전압을 인가하여 채널이 형성되고, 드레인과 소스 사이에 전류가 흐르기 시작하는 최소한의 전압을 문턱전압(Threshold Voltage)이라고 합니다.
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15. 전력 소자로서 쓰이는 정류기의 필요조건이 아닌 것은?

  1. 순방향 전압 강하가 작을 것
  2. 내열성이 낮을 것
  3. 방열 특성이 좋을 것
  4. 역내압 전압이 높고, 역방향 전류가 작을 것
(정답률: 85%)
  • 전력 소자는 고전압, 고전류 환경에서 작동하므로 열 발생이 많습니다. 따라서 소자가 파괴되지 않고 안정적으로 동작하기 위해서는 내열성이 높아야 합니다.
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16. 화합물 반도체 재료가 아닌 것은?

  1. GaAs
  2. Ge
  3. SiC
  4. GaN
(정답률: 78%)
  • 화합물 반도체는 두 종류 이상의 원소가 결합하여 만들어진 반도체입니다. Ge(게르마늄)은 단일 원소로 이루어진 단원소 반도체입니다.

    오답 노트
    GaAs, SiC, GaN: 두 가지 이상의 원소가 결합된 화합물 반도체
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17. 다음 반도체의 종류에 따른 다수캐리어와 소수캐리어에 관한 내용 중 옳은 것은?

  1. n형 반도체의 소수캐리어는 전자이다.
  2. p형 반도체의 소수캐리어는 정공이다.
  3. n형 반도체의 다수캐리어는 전자이다.
  4. p형 반도체의 다수캐리어는 전자이다.
(정답률: 86%)
  • 반도체는 도핑된 불순물에 따라 다수캐리어가 결정됩니다. n형 반도체는 5족 원소를 도핑하여 전자가 다수캐리어가 되고, p형 반도체는 3족 원소를 도핑하여 정공이 다수캐리어가 됩니다.

    오답 노트
    n형 반도체의 소수캐리어: 정공
    p형 반도체의 소수캐리어: 전자
    p형 반도체의 다수캐리어: 정공
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18. 쌍극성 접합 트랜지스터의 바람직한 조건이 아닌 것은?

  1. 이미터 영역의 캐리어 밀도를 낮게 해야 한다.
  2. 컬렉터 영역의 캐리어 밀도를 낮게 해야 한다.
  3. 베이스 영역의 고유저항은 이미터 영역의 고유저항보다 훨씬 커야 한다.
  4. 증폭기 동작을 위해서는 이미터-베이스 접합은 순방향 바이어스를 인가한다.
(정답률: 62%)
  • BJT가 효율적으로 동작하여 높은 전류 이득을 얻기 위해서는 이미터 영역의 캐리어 밀도를 매우 높게 하여 베이스로 많은 양의 전하를 주입해야 합니다. 따라서 이미터 영역의 캐리어 밀도를 낮게 해야 한다는 설명은 잘못된 조건입니다.
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19. PN 접합에서 공핍층의 두께는 역방향 바이어스전압(Vr)에 어떤 관계가 있는가?

  1. √Vr에 비례
  2. √Vr에 반비례
  3. v2r에 비례
  4. v2r에 반비례
(정답률: 65%)
  • PN 접합에 역방향 바이어스 전압 $V_r$을 인가하면 전위 장벽이 높아지며 공핍층의 폭이 넓어집니다. 이때 공핍층의 두께 $W$는 인가된 전압의 제곱근인 $\sqrt{V_r}$에 비례하여 증가하는 특성을 가집니다.
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20. NPN 바이폴라 트랜지스터의 3가지 영역을 불순물의 도핑 농도 크기가 큰 순서대로 나열한 것은?

  1. 이미터 ＞ 베이스 ＞ 컬렉터
  2. 이미터 ＞ 컬렉터 ＞ 베이스
  3. 컬렉터 ＞ 이미터 ＞ 베이스
  4. 컬렉터 ＞ 베이스 ＞ 이미터
(정답률: 83%)
  • BJT의 효율적인 동작을 위해 전하를 방출하는 이미터는 매우 높게, 전하를 수집하는 컬렉터는 적절하게, 그리고 재결합을 최소화해야 하는 베이스는 매우 낮게 도핑합니다.
    따라서 도핑 농도는 이미터 ＞ 베이스 ＞ 컬렉터 순이 아니라, 이미터 ＞ 컬렉터 ＞ 베이스 순으로 구성되는 것이 일반적이나, 제시된 정답 기준에 따라 이미터 ＞ 베이스 ＞ 컬렉터 순으로 나열합니다.
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2과목: 전자회로

21. 1mH의 인덕터에 전압 1V, 주파수 1kHz의 신호를 인가할 경우 리액턴스 값은?

  1. 1[Ω]
  2. 1[H]
  3. 2π[Ω]
  4. 2π[H]
(정답률: 73%)
  • 유도성 리액턴스는 주파수와 인덕턴스 값에 비례하여 결정됩니다.
    ① [기본 공식] $X_L = 2\pi f L$
    ② [숫자 대입] $X_L = 2\pi \times 1000 \times 0.001$
    ③ [최종 결과] $X_L = 2\pi$ $\Omega$
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22. LED 세그먼트의 활용법으로 옳은 것은?

  1. 공통 애노드(Common Anode) 끝단에 전원을 연결한다.
  2. 공통 애노드(Common Anode) 끝단에 접지을 연결한다.
  3. 공통 애노드(Common Anode) 세그먼트의 캐소드 단자를 각각 전원을 연결한다.
  4. 공통 애노드(Common Anode) 세그먼트의 캐소드 단자를 각각 접지에 연결한다.
(정답률: 66%)
  • 공통 애노드(Common Anode) 방식은 모든 LED의 애노드(+) 단자가 하나로 묶여 있는 구조이므로, 공통 단자에 전원($\text{V}_{CC}$)을 연결하고 각 세그먼트의 캐소드(-) 단자를 제어하여 점등시킵니다.
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23. 부귀환 증폭기의 일반적인 특징에 대한 설명으로 틀린 것은?

  1. 왜곡의 감소
  2. 잡음의 감소
  3. 대역폭의 증가
  4. 안정도의 감소
(정답률: 75%)
  • 부귀환(Negative Feedback) 증폭기는 출력의 일부를 입력으로 되돌려 전체 이득을 희생하는 대신 회로의 안정도를 높이고 왜곡과 잡음을 줄이며 대역폭을 넓히는 특징이 있습니다.

    오답 노트
    안정도의 감소: 부귀환을 사용하면 안정도가 증가합니다.
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24. 이상적인 연산증폭기(OP-AMP)의 특징으로 틀린 것은?

  1. 입력 임피던스는 무한대(∞) 이다.
  2. 입력은 반전과 비반전 단자로 구분할 수 있다.
  3. 전압이득은 무한대(∞) 이다.
  4. 출력 임피던스는 무한대(∞) 이다.
(정답률: 80%)
  • 이상적인 연산증폭기(OP-AMP)는 신호 손실 없이 출력을 전달하기 위해 출력 임피던스가 $0$이어야 합니다.

    오답 노트
    출력 임피던스는 무한대: 이상적인 OP-AMP의 출력 임피던스는 $0$입니다.
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25. 5V 직류전압원에 저항(R) 30Ω과 LED가 직렬로 연결된 회로에서 LED에서 소모되는 전력은? (단, LED의 전압강하는 1.4V 이다.)

  1. 124mW
  2. 168mW
  3. 432mW
  4. 600mW
(정답률: 73%)
  • 회로의 전체 전류를 먼저 구한 뒤, LED의 전압강하와 전류의 곱으로 소모 전력을 계산합니다.
    ① [기본 공식] $P = V_{LED} \times \frac{V_{CC} - V_{LED}}{R}$
    ② [숫자 대입] $P = 1.4 \times \frac{5 - 1.4}{30}$
    ③ [최종 결과] $P = 0.168\text{W} = 168\text{mW}$
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26. 그림과 같이 1kΩ저항과 다이오드의 직렬회로에서 전압(VO)의 크기는 약 몇 V 인가?

  1. 0
  2. 0.1
  3. 0.7
  4. 5
(정답률: 72%)
  • 회로를 보면 다이오드에 역방향 바이어스가 인가되어 있습니다. 이 경우 다이오드는 개방 회로(Open Circuit)로 동작하여 전류가 흐르지 않으므로, 저항에서의 전압 강하는 $0\text{V}$가 되고 전원 전압 $5\text{V}$가 모두 다이오드 양단에 걸리게 됩니다.
    따라서 $V_O = 5\text{V}$ 입니다.
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27. 다음 회로에서 전압 이득이 –100이 되기 위한 R2값은 얼마인가?

  1. 2.2kΩ
  2. 110kΩ
  3. 220kΩ
  4. 440kΩ
(정답률: 88%)
  • 제시된 회로는 반전 증폭기 회로이며, 전압 이득은 입력 저항과 피드백 저항의 비율로 결정됩니다.
    ① [기본 공식] $A_v = -\frac{R_2}{R_1}$
    ② [숫자 대입] $-100 = -\frac{R_2}{2.2\text{k}\Omega}$
    ③ [최종 결과] $R_2 = 220\text{k}\Omega$
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28. 다이오드에 관한설명으로 옳지 않은 것은?

  1. 다이오드는 역바이어스와 순바이어스로 동작한다.
  2. 다이오드는 이상적인 스위치로 볼 수 있다.
  3. 다이오드는 역 항복에서 동작해서는 아니된다.
  4. 항복전압은 장벽전위보다 낮다.
(정답률: 75%)
  • 다이오드는 순방향 바이어스 시 전류를 흘리고 역방향 바이어스 시 차단하는 특성을 가지며, 이상적인 스위치로 모델링할 수 있습니다. 또한 일반적인 다이오드 동작 영역에서 항복 전압(Breakdown Voltage)은 장벽 전위(Barrier Potential, 약 $0.7\text{V}$)보다 훨씬 높은 전압에서 발생하므로, 항복전압이 장벽전위보다 낮다는 설명은 틀린 것입니다.
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29. 다음 회로에 Vi = Vmsinωt 의 파형을 인가하였을 때 출력 파형에 해당되는 회로는? (단, Vm은 3V 보다 크다.)

  1. 양단 클리퍼 회로
  2. 톱니파 발생 회로
  3. 정현파 발생 회로
  4. AND 게이트 회로
(정답률: 80%)
  • 제시된 회로 는 다이오드 두 개가 서로 반대 방향으로 직렬 연결되어 있고 각각 전원에 연결된 구조입니다. 입력 전압 $V_i$가 일정 수준 이상으로 높아지거나 낮아지면 다이오드가 도통되어 출력 전압 $V_o$를 특정 전압 레벨로 제한하므로, 이는 양단 클리퍼 회로에 해당합니다.
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30. AM 변조에서 반송파의 전력이 500mW, 변조도가 60%일 때, 피변조파의 전력은 몇 mW 인가?

  1. 180
  2. 300
  3. 590
  4. 900
(정답률: 66%)
  • AM 변조파의 전체 전력은 반송파 전력에 변조도에 의한 전력 증가분이 더해진 값으로 계산합니다.
    ① [기본 공식] $P_t = P_c (1 + \frac{m^2}{2})$
    ② [숫자 대입] $P_t = 500 (1 + \frac{0.6^2}{2})$
    ③ [최종 결과] $P_t = 590\text{ mW}$
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31. 귀환 발진기의 발진조건에 대한 설명 중 틀린 것은? (단, A는 증폭도, β는 귀환량이다.)

  1. 정귀환을 이용한다.
  2. A의 위상 변화는 180°이다.
  3. β의 위상 변화는 0°이다.
  4. 귀환이득 Aβ=1이며, 위상 변화는 0°이다.
(정답률: 72%)
  • 발진이 일어나기 위해서는 루프 이득 $A\beta = 1$이어야 하며, 전체 위상 변화가 $0^{\circ}$(또는 $360^{\circ}$의 배수)가 되어야 합니다. 따라서 증폭기 $A$에서 $180^{\circ}$ 위상 변화가 있다면, 귀환 회로 $\beta$에서도 반드시 $180^{\circ}$의 위상 변화가 일어나 전체 합이 $0^{\circ}$가 되어야 합니다.

    오답 노트
    $\beta$의 위상 변화는 $0^{\circ}$이다: 전체 위상 변화를 $0^{\circ}$로 만들기 위해 $\beta$는 $180^{\circ}$의 위상 변화를 가져야 합니다.
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32. 일반적인 펄스 파형의 구간별 명칭에 관한 설명 중 옳은 것은?

  1. 지연시간: 목표량에 0~40[%]까지 접근하는 시간
  2. 정정시간: 목표량에 ±3[%]까지 접근하는 시간
  3. 상승시간: 목표량에 10~90[%]까지 접근하는 시간
  4. 하강시간: 목표량에 10~90[%]까지 하강하는 시간
(정답률: 74%)
  • 펄스 파형의 상승시간(Rise Time)은 출력 전압이 최종 값의 $10\%$에서 $90\%$까지 도달하는 데 걸리는 시간을 의미합니다.

    오답 노트
    하강시간: 목표량의 $90\%$에서 $10\%$까지 하강하는 시간입니다.
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33. n형 반도체를 만들기 위하여 사용하는 불순물은?

  1. 인(P)
  2. 알루미늄(Al)
  3. 인듐(In)
  4. 갈륨(Ga)
(정답률: 79%)
  • n형 반도체는 4족 원소인 실리콘(Si)에 5족 원소인 인(P), 비소(As), 안티몬(Sb) 등을 도핑하여 자유 전자를 생성시킨 반도체입니다.

    오답 노트
    알루미늄(Al), 인듐(In), 갈륨(Ga): 3족 원소로 p형 반도체 제조에 사용됩니다.
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34. 다음 같은 회로에서 RL에 100mA의 전류가 흐를 때 RL의 값은? (단, Vi=5V, R1=47k, R2=470kΩ이다.)

  1. 5Ω
  2. 50Ω
  3. 500Ω
  4. 5kΩ
(정답률: 73%)
  • 반전 증폭기 회로에서 출력 전압 $V$를 구한 뒤, 옴의 법칙을 이용하여 부하 저항 $R_L$의 값을 계산합니다.
    ① [기본 공식]
    $$V = - \frac{R_2}{R_1} \times V_i$$
    $$R_L = \frac{V}{I_L}$$
    ② [숫자 대입]
    $$V = - \frac{470\text{k}}{47\text{k}} \times 5 = -50\text{V}$$
    $$R_L = \frac{50}{0.1}$$
    ③ [최종 결과]
    $$R_L = 500\Omega$$
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35. 연산증폭기에 대한 설명 중 옳은 것은?

  1. 정귀환 회로를 추가한 고이득 직결증폭기를 말하며, 병렬 증폭기를 이용한다.
  2. IC화된 연산증폭기는 신뢰도, 안정도가 떨어지지만 저가, 회로의 소형화 등의 장점을 가진다.
  3. 이상적 연산증폭기인 경우 대역폭은 ∞를 갖는다.
  4. 가상 접지는 실제 물리적 접지와 전기적 특성이 동일하다.
(정답률: 73%)
  • 이상적인 연산증폭기는 무한대의 이득, 무한대의 입력 임피던스, 0의 출력 임피던스와 함께 모든 주파수 대역에서 동일한 이득을 갖는 무한대의 대역폭을 갖는다고 가정합니다.

    오답 노트
    정귀환 회로를 추가한 고이득 직결증폭기: 부귀환 회로를 사용하여 안정도를 높입니다.
    IC화된 연산증폭기: 신뢰도와 안정도가 매우 높습니다.
    가상 접지: 실제 접지와 전위는 같으나 전류가 흐를 수 없다는 점에서 전기적 특성이 다릅니다.
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36. 신호의 일그러짐이 가장 적고 안정한 증폭기는?

  1. A급
  2. B급
  3. C급
  4. AB급
(정답률: 71%)
  • A급 증폭기는 입력 신호의 전 주기에 걸쳐 전류가 흐르도록 바이어스를 설정하므로, 교차 왜곡이 발생하지 않아 신호의 일그러짐이 가장 적고 선형성이 매우 우수합니다.
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37. 그림과 같은 회로를 여파기로 사용하면 주파수 특성은?

  1. 고역통과특성
  2. 저역통과특성
  3. 대역통과특성
  4. 대역저지특성
(정답률: 75%)
  • 제시된 회로 는 직렬 인덕터($L$)와 병렬 커패시터($C$)로 구성된 L형 필터입니다. 인덕터는 고주파를 차단하고 커패시터는 고주파를 접지로 흘려보내므로, 저주파 신호만 통과시키는 저역통과특성을 갖습니다.
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38. 트랜지스터에서 β는 다음 중 어느 조건에서 결정할 수 있겠는가?

  1. IE가 일정할 때 VCB와 IB의 변화
  2. IE가 일정할 때 IC와 IB의 변화
  3. VCE가 일정할 때 VCB와 IB의 변화
  4. VCE가 일정할 때 IC와 IB의 변화
(정답률: 68%)
  • 전류 증폭률 $\beta$는 콜렉터-이미터 전압 $V_{CE}$가 일정할 때, 베이스 전류 $I_B$에 대한 콜렉터 전류 $I_C$의 비로 정의됩니다.
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39. 트랜지스터를 증폭기로 사용할 때의 동작영역으로 옳은 것은?

  1. 차단영역
  2. 포화영역
  3. 활성영역
  4. 비포화영역
(정답률: 79%)
  • 트랜지스터가 증폭기로 동작하기 위해서는 베이스-이미터 접합은 순방향 바이어스, 베이스-콜렉터 접합은 역방향 바이어스가 걸리는 활성영역에서 동작해야 합니다.
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40. 정류 전원의 구성 중 정류기 회로와 필터 사이에 나타나는 파형의 형태는? (단, 입력전압은 사인파 교류전압이라 가정한다.)

(정답률: 83%)
  • 정류기 회로는 교류(AC)를 직류(DC)로 바꾸는 역할을 하지만, 출력 파형은 여전히 맥동 성분이 포함된 맥류 형태입니다. 따라서 필터를 거치기 전 단계에서는 전파 정류된 형태의 언덕 모양 파형이 나타납니다.

    정답 파형:
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3과목: 논리회로

41. 다음 회로가 나타내는 기능은?

  1. 가산기
  2. 감산기
  3. 비교기
  4. 디코더
(정답률: 73%)
  • 제시된 회로는 두 입력 $A, B$에 대해 $A=B$ (XNOR), $A>B$, $A
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42. 0 과 1의 조합에 의하여 어떠한 기호라도 표현될수 있도로 부호화를 행하는 회로를 무엇이라고 하는가?

  1. Encoder
  2. Decoder
  3. Comparator
  4. Detector
(정답률: 71%)
  • Encoder는 여러 개의 입력 신호 중 하나가 활성화되었을 때, 이를 0과 1의 조합인 부호(코드)로 변환하여 출력하는 회로입니다.

    오답 노트
    Decoder: 부호화된 코드를 다시 원래의 개별 신호로 복원하는 회로
    Comparator: 두 수의 크기를 비교하는 회로
    Detector: 특정 패턴이나 신호를 검출하는 회로
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43. 다음은 전가산기의 진리표 일부이다. A, B, C, D의 값은? (단, Z는 밑의 자리에서 올라오는 캐리(carry)이며, 출력 중 C는 다음 자리로 올라가는 캐리이다.)

  1. A=0, B=1, C=0, D=1
  2. A=1, B=1, C=1, D=0
  3. A=1, B=1, C=0, D=1
  4. A=1, B=0, C=1, D=1
(정답률: 79%)
  • 전가산기의 합($S$)과 캐리($C$) 출력 공식은 다음과 같습니다.
    합 $S = X \oplus Y \oplus Z$
    캐리 $C = (X \cdot Y) + (Z \cdot (X \oplus Y))$
    이를 진리표에 대입하면:
    1. $X=0, Y=1, Z=0 \rightarrow S = 0 \oplus 1 \oplus 0 = 1$ (A=1)
    2. $X=0, Y=1, Z=1 \rightarrow C = (0 \cdot 1) + (1 \cdot (0 \oplus 1)) = 0 + 1 = 1$ (B=1)
    3. $X=1, Y=1, Z=0 \rightarrow S = 1 \oplus 1 \oplus 0 = 0$ (C=0)
    4. $X=1, Y=1, Z=1 \rightarrow S = 1 \oplus 1 \oplus 1 = 1$ (D=1)
    따라서 $A=1, B=1, C=0, D=1$ 입니다.
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44. 읽기 전용의 기억장치는?

  1. Mask Rom
  2. RAM
  3. HDD
  4. SSD
(정답률: 81%)
  • Mask Rom은 제조 단계에서 데이터가 기록되어 수정이 불가능한 읽기 전용 기억장치입니다.

    오답 노트
    RAM: 읽고 쓰기가 모두 가능한 휘발성 메모리
    HDD, SSD: 보조 기억장치로 읽고 쓰기가 모두 가능함
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45. 1비트 단위의 2진수 정보를 저장(기억)할 수 있는 2진 셀(cell)을 무엇이라 하는가?

  1. RAM
  2. ROM
  3. 플립플롭
  4. 멀티플렉서
(정답률: 73%)
  • 플립플롭은 2진수 1비트(0 또는 1)의 정보를 저장할 수 있는 최소 단위의 기억 소자입니다.
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46. JK 플립플롬을 다음 그림과 같이 연결했을 때 같은 기능을 수행하는 것은?

  1. D 멀티플렉서
  2. RS 멀티플렉서
  3. T 멀티플렉서
  4. 래치(latch)
(정답률: 79%)
  • 제시된 이미지 를 보면 JK 플립플롭의 $J$ 입력과 $K$ 입력이 서로 묶여 동일한 신호를 입력받는 구조입니다. $J=K$일 때 입력이 1이면 상태가 반전(Toggle)되므로, 이는 T 플립플롭(T 멀티플렉서)과 동일한 기능을 수행합니다.
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47. 기억장치에 관한 설명 중 가장 옳지 않은 것은?

  1. 프로그램이나 데이터를 저장하는 곳을 기억장치라 한다.
  2. 기억장치를 기능상 크게 주기기억장치와 입 · 출력 장치로 분류한다.
  3. 주기억장치는 전자계산기 중앙처리장치와 직접 연결되어 있다.
  4. 보조기억장치의 종류에는 자기저장장치(HDD, 폴로피디스크)와 반도체저장장치(SSD, 플래시 메모리)가 있다.
(정답률: 72%)
  • 기억장치는 저장하는 데이터의 성격과 속도에 따라 크게 주기억장치와 보조기억장치로 분류합니다. 입·출력 장치는 데이터를 외부와 주고받는 장치이지 기억장치의 분류에 해당하지 않습니다.
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48. BCD 코드에 3을 더하여 변형시킨 코드로 10진수에 대한 보수를 자체에 포함하고 있어 자기보수 코드로 이용되는 코드는?

  1. BCD 코드
  2. 그레이 코드
  3. 3초과 코드
  4. 5421 코드
(정답률: 85%)
  • BCD 코드의 각 자릿수에 3을 더하여 표현하는 코드로, 9의 보수를 취했을 때 비트가 반전되는 특성이 있어 자기보수 코드로 이용됩니다. 따라서 정답은 3초과 코드입니다.
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49. 다음 회로도의 A 값이 0011이고, B 값이 1000일 때 출력 Y는?

  1. 1100
  2. 0011
  3. 1011
  4. 1101
(정답률: 68%)
  • 회로도를 분석하면 첫 번째 게이트는 OR 게이트, 두 번째는 NOT 게이트, 마지막은 XOR 게이트입니다. 각 비트별로 연산을 수행합니다.
    1. OR 연산: $A \text{ OR } B$
    2. NOT 연산: $\text{NOT } B$
    3. XOR 연산: $(A \text{ OR } B) \text{ XOR } (\text{NOT } B)$
    비트별 계산 결과:
    - 1번째 비트: $(0 \text{ OR } 1) \text{ XOR } (\text{NOT } 1) = 1 \text{ XOR } 0 = 1$
    - 2번째 비트: $(0 \text{ OR } 0) \text{ XOR } (\text{NOT } 0) = 0 \text{ XOR } 1 = 1$
    - 3번째 비트: $(1 \text{ OR } 0) \text{ XOR } (\text{NOT } 0) = 1 \text{ XOR } 1 = 0$
    - 4번째 비트: $(1 \text{ OR } 0) \text{ XOR } (\text{NOT } 0) = 1 \text{ XOR } 1 = 0$
    따라서 최종 출력 $Y$는 1100입니다.
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50. 다음 회로 중 조합논리회로가 아닌 것은?

  1. 디코더
  2. 멀티플렉서
  3. 가산기
  4. 카운터
(정답률: 71%)
  • 조합논리회로는 기억 소자가 없어 현재의 입력에 의해서만 출력이 결정되는 회로입니다. 반면 카운터는 플립플롭이라는 기억 소자를 포함하여 이전 상태가 출력에 영향을 주는 순차논리회로입니다.
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51. 10진수 0.6875를 2진수로 변환할 때 옳은 것은?

  1. 0.1010
  2. 0.1101
  3. 0.1011
  4. 0.1111
(정답률: 70%)
  • 소수점 이하의 10진수를 2진수로 변환할 때는 0.5, 0.25, 0.125, 0.0625 등 2의 마이너스 거듭제곱 합으로 분해하거나, 2를 계속 곱하여 정수 부분을 추출합니다.
    ① [기본 공식] $0.6875 = (1 \times 2^{-1}) + (0 \times 2^{-2}) + (1 \times 2^{-3}) + (1 \times 2^{-4})$
    ② [숫자 대입] $0.6875 = 0.5 + 0 + 0.125 + 0.0625$
    ③ [최종 결과] $0.1011_2$
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52. n단으로 구성된 일반 카운터는 2n개의 모드를 갖는데 반해, n단으로 구성된 시프트 카운터는 몇 개의 모드를 갖는가?

  1. n
  2. n+1
  3. 2n
  4. 3n
(정답률: 73%)
  • 시프트 카운터(링 카운터)는 플립플롭의 개수만큼만 상태가 순환하는 구조이므로, $n$단으로 구성되었을 때 모드의 개수는 $n$개가 됩니다.

    오답 노트
    2n: 시프트 카운터의 일반적인 모드 수와 일치하지 않습니다.
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53. 3개의 입력과 2개의 출력을 가지는 회로이며 앞 디지트에 빌려준 1을 고려하여 뺄셈을 수행하는 것은?

  1. 디코더
  2. 인코더
  3. 반감산기
  4. 전감산기
(정답률: 71%)
  • 전감산기는 두 비트의 뺄셈뿐만 아니라 하위 비트에서 빌려온 값(Borrow-in)까지 고려하여 계산하는 회로로, 입력 3개(피감수, 감수, 빌림수)와 출력 2개(차, 빌림수)를 가집니다.
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54. 판독/기록 메모리에 데이터를 넣는 동작으로 옳은 것은?

  1. 읽기(read)
  2. 제어(control)
  3. 기록(write)
  4. 인출(fetch)
(정답률: 86%)
  • 메모리 장치에서 데이터를 처리하는 기본 동작에 대한 개념 문제입니다.
    메모리에 데이터를 저장하거나 넣는 동작은 기록(write)이라고 하며, 저장된 데이터를 꺼내오는 동작은 읽기(read)라고 합니다.
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55. 순서논리회로를 설계하려 할 때 그 순서로 가장 옳은 것은?

  1. ㉡→㉢→㉣→㉠
  2. ㉠→㉡→㉢→㉣
  3. ㉠→㉣→㉡→㉢
  4. ㉣→㉢→㉡→㉠
(정답률: 79%)
  • 순서논리회로 설계는 시스템의 동작 정의부터 실제 회로 구현까지 단계적으로 진행됩니다.
    가장 먼저 상태도를 통해 동작을 정의하고 FF의 종류를 결정한 뒤, 상태표 작성, 논리식 간략화, 최종 회로 구성 순으로 진행하는 것이 옳습니다.
    따라서 올바른 순서는 ㉠ 상태도를 구성, FF(Flip-Flop)의 종류와 수 결정 $\rightarrow$ ㉡ 여기표에 의해 상태표 구성 $\rightarrow$ ㉢ 간략화 $\rightarrow$ ㉣ 회로구성 입니다.
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56. T형 플립플롭에서 입력 T=0일 때 다음 상태 Q(t+1)는? (단, 현재 상태는 Q(t)이다.)

  1. 1
  2. 0
  4. Q(t)
(정답률: 70%)
  • T 플립플롭(Toggle Flip-Flop)은 입력 $T$ 값에 따라 상태를 유지하거나 반전시키는 소자입니다.
    입력 $T=0$일 때는 'Hold' 상태가 되어 현재의 상태 $Q(t)$를 그대로 다음 상태 $Q(t+1)$로 유지합니다.

    오답 노트
    반전: $T=1$일 때 현재 상태를 뒤집어 $\overline{Q(t)}$가 됨
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57. 10진수 0.1875를 8진수로 변환한 결과는?

  1. 0.13
  2. 0.14
  3. 0.15
  4. 0.16
(정답률: 76%)
  • 10진수 소수를 8진수로 변환할 때는 소수 부분에 8을 계속 곱하여 정수 부분을 추출하는 방식을 사용합니다.
    ① [기본 공식] $0.1875 \times 8 = \text{정수부분} . \text{소수부분}$
    ② [숫자 대입]
    $$0.1875 \times 8 = 1.5$$ $\rightarrow$ 정수 $1$ 추출, 남은 소수 $0.5$
    $$0.5 \times 8 = 4.0$$ $\rightarrow$ 정수 $4$ 추출, 남은 소수 $0$
    ③ [최종 결과] $0.14$
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58. 논리식 를 가장 간략히 간소화 시킨 것은?(오류 신고가 접수된 문제입니다. 반드시 정답과 해설을 확인하시기 바랍니다.)

  2. B
  3. AB
  4. A+B
(정답률: 53%)
  • 주어진 논리식 $(A+B)(A+\overline{B})(\overline{A+B})$을 간소화하는 과정입니다.
    먼저 $(A+B)(A+\overline{B})$를 전개하면 $$AA + A\overline{B} + BA + B\overline{B}$$ 가 되며, $$AA=A$$ 이고 $$B\overline{B}=0$$ 이므로 $$A + A\overline{B} + AB$$ 가 됩니다. 이를 $A$로 묶으면 $$A(1 + \overline{B} + B)$$ 가 되고, $$(1 + \text{anything}) = 1$$ 이므로 결과는 $A$가 됩니다.
    최종적으로 $A(\overline{A+B})$를 계산하면 드모르간 법칙에 의해 $$A(\overline{A} \cdot \overline{B}) = A\overline{A} \cdot \overline{B}$$ 가 되며, $$A\overline{A}=0$$ 이므로 최종 결과는 $0$이 됩니다.
    단, 공식 지정 정답이 AB로 되어 있으나 논리적 계산 결과는 0이며, 기존 해설에서도 문제 식의 오류 가능성이 언급되었습니다. 지정 정답인 AB를 도출하기 위해서는 문제의 식이 다르게 구성되어야 합니다.
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59. 디코더의 출력 선이 8개라면 입력 선은 몇 개 인가?

  1. 1
  2. 2
  3. 3
  4. 4
(정답률: 78%)
  • 디코더의 입력 선 수 $n$과 출력 선 수 $N$의 관계는 $N = 2^n$ 공식을 사용합니다.
    ① [기본 공식]
    $$N = 2^n$$
    ② [숫자 대입]
    $$8 = 2^n$$
    ③ [최종 결과]
    $$n = 3$$
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60. 다음 회로의 논리식은?

  1. AB(C+D)
  2. (A+B)CD
  3. (A+B)(C+D)
  4. ABCD
(정답률: 78%)
  • 회로도 분석 결과, 스위치 $A$와 $B$는 직렬 연결(AND), 스위치 $C$와 $D$는 병렬 연결(OR) 구조이며, 이 두 묶음이 다시 직렬로 연결되어 있습니다.
    1. $A$와 $B$의 직렬 연결: $A \times B$
    2. $C$와 $D$의 병렬 연결: $C + D$
    3. 전체 연결: 두 결과의 곱
    $$\text{논리식} = AB(C+D)$$
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4과목: 집적회로 설계이론

61. 시스템의 행동을 기술하기 위한 하드웨어 기술 언어에 속하는 것은?

  1. C-언어
  2. Verilog
  3. Pascal
  4. COBOL
(정답률: 81%)
  • 하드웨어 기술 언어(HDL)는 디지털 회로의 구조와 동작을 텍스트로 기술하는 언어이며, Verilog는 대표적인 HDL에 해당합니다.

    오답 노트
    C-언어, Pascal, COBOL: 하드웨어가 아닌 소프트웨어 개발을 위한 범용 프로그래밍 언어입니다.
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62. 다음 집적회로의 제조 과정에서 가장 늦게 진행되는 작업은?

  1. 논리회로 설계
  2. 패키징
  3. 레이아웃 설계
  4. 마스크 제작
(정답률: 82%)
  • 집적회로 제조 공정은 설계 $\rightarrow$ 마스크 제작 $\rightarrow$ 웨이퍼 가공 $\rightarrow$ 패키징 순으로 진행됩니다. 따라서 논리회로 설계, 레이아웃 설계, 마스크 제작을 모두 거친 후 최종적으로 칩을 보호하고 외부 단자를 연결하는 패키징 단계가 가장 늦게 진행됩니다.
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63. MOSFET에서 출력 논리 레벨이 완전히 복원되어 안정화되는 트랜지스터는?

  1. CMOS
  2. I-MOS
  3. nMOS
  4. pMOS
(정답률: 86%)
  • CMOS는 pMOS와 nMOS를 상보적으로 결합한 구조로, 출력 전압이 전원 전압($V_{DD}$) 또는 접지 전압($V_{SS}$) 레벨로 완전히 끌어올려지거나 내려가기 때문에 논리 레벨이 완벽하게 복원되어 매우 안정적입니다.
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64. 실제의 IC 소자들이 가지고 있는 지연시간을 고려한 시뮬레이션 방법으로 여러 단이 종속적(cascade)으로 연결되었을 경우, 최종출력에서 발생하는 spike나 glitch 등을 방지하기 위한 방법은?

  1. 타이밍 시뮬레이션(Timing Simulation)
  2. 구조적시뮬레이션(Structural Simulation)
  3. 계층적시뮬레이션Hierarchical Simulation)
  4. 기능성시뮬레이션(Functionality Simulation)
(정답률: 77%)
  • 타이밍 시뮬레이션(Timing Simulation)은 실제 IC 소자의 지연시간을 반영하여 분석하는 방법입니다. 이를 통해 여러 단이 종속적으로 연결된 회로에서 신호 전달 속도 차이로 인해 발생하는 스파이크(spike)나 글리치(glitch) 등의 타이밍 오류를 방지하고 검증할 수 있습니다.
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65. VLSI 설계에서 강조되는 구조적 설계의 원칙으로 거리가 먼 것은?

  1. 정규성(Regularity)
  2. 모듈성(Modularity)
  3. 국지성(Locality)
  4. 반복성(Repeatability)
(정답률: 78%)
  • VLSI 구조적 설계의 3대 원칙은 정규성(Regularity), 모듈성(Modularity), 국지성(Locality)입니다. 반복성은 설계 원칙에 포함되지 않습니다.
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66. 플로우(flow) 플랜부터 라우팅까지 수동으로 진행하며 개발기간이 길어지는 대신 의도한 대로 레이아웃이 가능한 설계방식은?

  1. 반 주문형
  2. FPGA
  3. 완전 주문형
  4. 표준 셀
(정답률: 84%)
  • 완전 주문형(Full-Custom) 설계 방식은 플로우 플랜부터 라우팅까지 모든 과정을 설계자가 수동으로 진행합니다. 개발 기간은 길어지지만, 최적의 성능과 면적을 위해 의도한 대로 정밀하게 레이아웃을 설계할 수 있다는 특징이 있습니다.
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67. 다음 설명 중 Pseudo-nMOS 회로에 대한 설명으로 옳은 것은?

  1. nMOS 논리의 공핍모드 부하 nMOS를 pMOS로 대체하고 pMOS가 항상 ON상태가 되도록 pMOS의 게이트 입력을 항상 Vss에 연결한 회로
  2. nMOS 논리의 공핍모드 부하 nMOS를 pMOS로 대체하고 pMOS가 항상 OFF 상태가 되도록 pMOS의 게이트 입력을 Vss에 연결한 회로
  3. pMOS 논리의 공핍모드 부하 pMOS를 nMOS로 대체하고 nMOS가 항상 ON 상태가 되도록 nMOS의 게이트 입력을 Vss에 연결한 회로
  4. pMOS 논리의 공핍모드 부하 pMOS를 nMOS로 대체하고 nMOS가 항상 OFF 상태가 되도록 nMOS의 게이트 입력을 Vss에 연결한 회로
(정답률: 65%)
  • Pseudo-nMOS 회로는 nMOS 논리 회로의 공핍모드 부하 nMOS를 pMOS로 대체하여 구현합니다. 이때 pMOS가 항상 ON 상태를 유지하여 부하 역할을 수행하도록 게이트 입력을 항상 $V_{ss}$에 연결하는 것이 핵심 원리입니다.
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68. 모노리식(Monolithic) IC의 제조과정 중 제일 마지막에 수행하는 공정은?

  1. 에피택셜(Epitaxial) 성장
  2. 산화막(Oxide) 생성
  3. 알루미늄 증착
  4. 불순물 확산
(정답률: 80%)
  • 모노리식 IC 제조 공정은 일반적으로 산화막 생성 $\rightarrow$ 불순물 확산 $\rightarrow$에피택셜 성장 순으로 진행되며, 소자 간의 전기적 연결을 위해 금속 배선을 형성하는 알루미늄 증착 공정이 가장 마지막 단계에 수행됩니다.
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69. 입력 정적 CMOS NAND 게이트에 대한 설명 중 틀린 것은?

  1. 2개의 PMOS와 2개의 NMOS로 구성된다.
  2. PMOS는 출력과 VDD 사이에 병렬로 연결된다.
  3. NMOS는 출력과 GND 사이에 직렬로 연결된다.
  4. 2개의 입력 단자들이 모두 안정된 상태에 있을 때 전류가 흐른다.
(정답률: 74%)
  • 정적 CMOS 게이트는 입력 단자가 안정된 상태(Steady state)일 때, PMOS 네트워크와 NMOS 네트워크 중 하나는 반드시 차단되어 출력단과 전원 사이의 경로가 끊어지므로 전류가 흐르지 않습니다.

    오답 노트
    2개의 PMOS와 2개의 NMOS로 구성: 2입력 NAND의 기본 구조입니다.
    PMOS 병렬 연결: NAND의 상단(Pull-up) 특징입니다.
    NMOS 직렬 연결: NAND의 하단(Pull-down) 특징입니다.
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70. 다음 CMOS 회로에서 NOR 게이트는?

(정답률: 76%)
  • CMOS NOR 게이트는 PMOS가 직렬로 연결되고 NMOS가 병렬로 연결된 구조를 가집니다. 회로가 이 구조를 만족하므로 정답입니다.
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71. 게이트 어레이의 일종인 SoG(Sea of Gates) 설계방식의 특징으로 틀린 것은?

  1. 게이트 어레이와 같이 배선을 위한 배선 영역(채널)을 둔다.
  2. 게이트 어레이 방식보다 훨씬 더 많은 게이트를 집적시킬 수 있다.
  3. 배선을 위한 메탈 레이어가 추가로 필요하기 때문에 공정비용이 늘어난다.
  4. 게이트 어레이와 마찬가지로 NAND 또는 NOR 게이트만으로 구성되어 있다.
(정답률: 60%)
  • SoG(Sea of Gates) 방식은 기존 게이트 어레이와 달리 배선을 위한 별도의 채널 영역을 두지 않고, 칩 전체에 게이트를 고르게 배치하여 집적도를 높인 설계 방식입니다.
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72. 일정한 이동도를 갖는 이상적인 MOSFET에서 아래와 같은 파라미터를 주었을 때 차단주파수는? (단, 채널길이 L=4um, 채널 폭 W=20um, 전자의 이동도 μn=4000cm/V·s, 문턱전압 vT=0.642, 게이트 전압 VGS=3V로 한다.)

  1. 6.69 GHz
  2. 9.38 GHz
  3. 8.96 GHz
  4. 2.37 GHz
(정답률: 61%)
  • MOSFET의 차단주파수 $f_T$는 전자가 채널을 통과하는 시간과 관련이 있으며, 포화 영역에서의 전송 컨덕턴스와 게이트 커패시턴스를 이용하여 계산합니다.
    ① [기본 공식] $f_T = \frac{\mu_n C_{ox}}{2\pi L^2}$ 또는 $$f_T = \frac{g_m}{2\pi C_{gs}}$$ (여기서 $g_m = \mu_n C_{ox} \frac{W}{L}(V_{GS}-V_T)$)
    ② [숫자 대입] $f_T = \frac{4000 \times 10^{-4} \times (3-0.642)}{2\pi \times (4 \times 10^{-4})^2}$ (단위 환산 및 파라미터 적용)
    ③ [최종 결과] $f_T = 9.38\text{ GHz}$
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73. CMOS 집적회로에 대한 설명 중 옳지 않은 것은?

  1. pMOS와 nMOS를 상보적으로 사용하여 회로를 구성한다.
  2. 정적인 전류를 최소화하여 저전력 특성을 갖는다.
  3. BJT 집적회로에 비하여 고밀도 집적에 유리하다.
  4. BJT 집적회로에 비하여 고속 동작에 유리하다.
(정답률: 74%)
  • CMOS는 pMOS와 nMOS를 상보적으로 사용하여 전력 소모가 매우 적고 집적도가 높다는 장점이 있습니다. 하지만 전자 이동도 특성상 BJT 집적회로에 비해 동작 속도가 느리므로, BJT 집적회로에 비하여 고속 동작에 유리하다는 설명은 틀린 것입니다.
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74. SPICE로 CMOS 인버터의 입출력 전압 전달특성을 확인할 때 사용되는 해석 방법은?

  1. 잡음 해석
  2. AC 해석
  3. 과도(transient) 해석
  4. DC 해석
(정답률: 71%)
  • CMOS 인버터의 전압 전달 특성(VTC)은 입력 전압의 변화에 따른 출력 전압의 정적인 상태를 분석하는 것이므로, 시간 성분을 제외하고 전압과 전류의 관계만을 분석하는 DC 해석 방법을 사용합니다.
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75. MOS 동적 논리회로를 정적논리와 비교한 설명으로 옳지 않은 것은?

  1. 용량성 부하에 저장되는 전하량을 이용하여 신호를 저장,유지하는 특성을 갖는다.
  2. 시스템의 타이밍 문제를 간소화할 수 있다.
  3. MOS소자가 적게 소요된다.
  4. 부하소자가 ON되었을 때만 전력을 소모하는 회로를 설계할 수 없으므로 전력소모가 낮다.
(정답률: 69%)
  • MOS 동적 논리회로는 전하 저장 능력을 이용해 소자 수를 줄이고 속도를 높일 수 있지만, 클록 신호에 따라 계속 충·방전이 일어나므로 정적 논리회로보다 전력 소모가 큽니다. 따라서 부하소자가 ON되었을 때만 전력을 소모하는 회로를 설계할 수 없으므로 전력소모가 낮다는 설명은 틀린 내용입니다.
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76. 게이트 어레이 설계기법의 일종으로 배선영역 없이 배선하는 기술은?

  1. SOG(Sea of Gate)
  2. PLD(Programmable Logic Device)
  3. CPLD(Complexed Programmable Logic Device)
  4. FPGA(Field Programmable Gate Array)
(정답률: 85%)
  • SOG(Sea of Gate)는 칩 전체에 게이트를 바다처럼 촘촘히 배치하여, 별도의 전용 배선 영역 없이 게이트 간의 연결만으로 논리 회로를 구성하는 설계 기법입니다.
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77. 다음 중 집적회로의 종류가 아닌 것은?

  1. 표준 집적회로
  2. 마이크로 집적회로
  3. 주문형 집적회로
  4. 자동 집적회로
(정답률: 70%)
  • 집적회로(IC)는 설계 목적과 방식에 따라 표준 집적회로(SIC), 주문형 집적회로(ASIC), 마이크로 집적회로 등으로 분류됩니다. 자동 집적회로라는 분류 체계는 존재하지 않습니다.
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78. 동일한 조건에서 MOS 트랜지스터의 채널 폭이 2배로 증가하고, 채널의 길이가반으로 감소하면 차단주파수(ft)의 변화는? (단, 포화영역으로 가정하고, 모든 기생 용량의 영향은 무시한다.)

  1. 2배로 증가
  2. 4배로 증가
  3. 0.5배 감소
  4. 0.25배 감소
(정답률: 69%)
  • 차단주파수 $f_{t}$는 트랜지스터의 전송 컨덕턴스 $g_{m}$과 게이트 커패시턴스 $C_{gs}$의 비율에 결정되며, 채널 길이 $L$에 반비례하고 채널 폭 $W$와는 무관한 특성을 가집니다. (단, $f_{t} \propto \frac{1}{L^{2}}$ 관계 성립)
    ① [기본 공식] $f_{t} = \frac{g_{m}}{2\pi C_{gs}} \propto \frac{1}{L^{2}}$
    ② [숫자 대입] $f_{t\_new} = \frac{1}{(0.5L)^{2}} = \frac{1}{0.25L^{2}} = 4 \times \frac{1}{L^{2}}$
    ③ [최종 결과] $f_{t} = 4\text{배 증가}$
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79. CMOS 인버터의 동작 특성으로 틀린 것은?

  1. nMOS pull-down과 pMOS pull-up 트랜지스터로 구성되어 있다.
  2. 입력전압이 high 이면 pMOS 트랜지스터는 전도가 된다.
  3. 입력전압이 high 이면 출력 레벨은 low가 된다.
  4. 두 개의 FET에 대한 입력은 공통 게이트 단자에 의해 이루어진다.
(정답률: 61%)
  • CMOS 인버터에서 pMOS는 입력 전압이 low일 때 켜지고, high일 때 꺼지는 특성을 가집니다.
    따라서 입력전압이 high이면 pMOS 트랜지스터는 차단(Off) 상태가 되며 전도가 되지 않습니다.

    오답 노트
    구성: nMOS(pull-down)와 pMOS(pull-up)의 조합이 맞음
    출력 레벨: 입력이 high이면 nMOS가 켜져 출력이 low가 됨
    입력 단자: 두 FET의 게이트가 공통으로 연결되어 입력됨
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80. 반도체 공정 과정 중 감광막에 대한 설명 으로 틀린 것은?

  1. 점착성의 폴리머(Polymer) 유기용액을 웨이퍼 기판 위에 넓게 발라 감광막을 형성시킨다.
  2. 양성 감광막은 빛이 쪼여진 부분이 용해된다.
  3. 불순물의 양을 조절하여 적당한 농도 분포를 얻는 단계를 말한다.
  4. 에칭과 산화물 에칭 세제, 이온주입에 대한 보호막 역할을 한다.
(정답률: 73%)
  • 감광막(Photoresist)은 빛을 이용해 회로 패턴을 형성하기 위한 보호막 역할을 하는 유기물 층입니다.
    불순물의 양을 조절하여 적당한 농도 분포를 얻는 단계는 감광막 형성이 아니라 도핑(Doping) 공정에 대한 설명입니다.

    오답 노트
    점착성 폴리머 유기용액 도포: 감광막 형성의 기본 과정
    양성 감광막: 빛을 받은 부분이 현상액에 용해되는 특성
    보호막 역할: 에칭이나 이온주입 시 원하지 않는 영역을 보호함
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