반도체커스텀레이아웃산업기사 필기 기출문제복원 (2014-09-20)

반도체커스텀레이아웃산업기사 2014-09-20 필기 기출문제 해설

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반도체커스텀레이아웃산업기사
(2014-09-20 기출문제)

목록

1과목: 반도체공학

1. 원자번호 14인 Si 원자의 최외각(M각) 전자는 몇 개인가?

  1. 2
  2. 4
  3. 8
  4. 10
(정답률: 90%)
  • Si(규소)의 원자번호는 14번이며, 전자 배치는 K각 2개, L각 8개, M각 4개 순으로 배치됩니다. 따라서 최외각인 M각 전자는 4개입니다.
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2. p형 반도체를 만드는 불순물이 아닌 것은?

  1. 인듐(In)
  2. 갈륨(Ga)
  3. 비소(As)
  4. 붕소(B)
(정답률: 69%)
  • p형 반도체는 3가 원소(원자가 전자가 3개인 원소)를 도핑하여 만듭니다.
    비소(As)는 5가 원소이므로 n형 반도체를 만드는 불순물입니다.

    오답 노트
    인듐(In), 갈륨(Ga), 붕소(B): 3가 원소로 p형 반도체 형성
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3. 전계효과 트랜지스터의 전극이 아닌 것은?

  1. 게이트(Gate)
  2. 소스(Source)
  3. 드레인(Drain)
  4. 채널(Channel)
(정답률: 91%)
  • 전계효과 트랜지스터(FET)의 3가지 전극은 게이트(Gate), 소스(Source), 드레인(Drain)입니다. 채널(Channel)은 전하가 이동하는 통로를 의미하며 전극이 아닙니다.
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4. NPN 트랜지스터에서 베이스 영역의 소수 캐리어, 즉 전자의 이동 방법으로 가장 적합한 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 확산 작용에 의한다.
  2. 주입 현상에 의한다.
  3. 드리프트 운동에 의한다.
  4. 접합의 바이어스 접합에 의한다.
(정답률: 77%)
  • NPN 트랜지스터의 베이스 영역은 매우 얇고 도핑 농도가 낮아, 이미터에서 주입된 소수 캐리어(전자)가 농도 차이에 의해 컬렉터 쪽으로 이동하는 확산 작용이 지배적으로 일어납니다.
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5. 일정한 온도 하에서 N형 반도체의 도너 불순물 농도를 증가시키면 페르미 준위는?

  1. 금지대 중앙으로 접근한다.
  2. 전도대로 접근한다.
  3. 금지대 중앙에 위치한다.
  4. 가전자대로 접근한다.
(정답률: 74%)
  • N형 반도체는 5가 불순물(도너)을 첨가하여 전자 농도를 높인 반도체입니다. 도너 불순물 농도가 증가하면 전도대 근처에 도너 준위가 형성되어 전자들이 전도대로 이동하기 쉬워지므로, 페르미 준위는 전도대로 접근하게 됩니다.
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6. 페르미 준위가Ef이고, 장벽 에너지를 Eb라고 할 때일 함수 ø는? (단, Eb: 장벽 에너지) (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. ø= Eb - Ef
  2. ø= Ef × Eb
  3. ø= Ef / Eb
  4. ø= Ef - Eb
(정답률: 82%)
  • 일함수 $\phi$는 전자가 금속 표면에서 탈출하기 위해 필요한 최소 에너지로, 장벽 에너지 $E_b$와 페르미 준위 $E_f$의 차이로 정의됩니다.
    $$\phi = E_b - E_f$$
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7. 바이어스를 인가한 증폭용 npn 트랜지스터의 컬렉터 접합면에 흐르는 주된 전류는?

  1. 베이스 전류가 흐른다.
  2. 드리프트 전류가 흐른다.
  3. 확산 전류가 흐른다.
  4. 정공 전류가 흐른다.
(정답률: 63%)
  • 증폭용 npn 트랜지스터의 컬렉터-베이스 접합은 역바이어스 상태입니다. 역바이어스 된 접합면에서는 소수 캐리어에 의해 전계의 영향으로 이동하는 드리프트 전류가 주된 전류 성분이 됩니다.
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8. PN 접합 제조 방법이 아닌 것은?

  1. 성장 접합(grown junction)
  2. 합금 접합(alloyed junction)
  3. 결정 접합(crystal junction)
  4. 확산 접합(diffused junction)
(정답률: 63%)
  • PN 접합은 불순물을 주입하거나 성장시키는 공정을 통해 만들어집니다. 성장 접합, 합금 접합, 확산 접합은 대표적인 제조 방법이지만, 결정 접합이라는 용어는 PN 접합을 형성하는 표준 제조 공정법이 아닙니다.
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9. PN 접합의 두 가지 역방향 항복 기구의 조합으로 옳은 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 제너 항복 - 낮은 전압, 애벌런치 항복 - 높은 전압
  2. 제너 항복 - 높은 전압, 애벌런치 항복 - 낮은 전압
  3. 제너 항복 - 낮은 전압, 애벌런치 항복 - 낮은 전압
  4. 제너 항복 - 높은 전압, 애벌런치 항복 - 높은 전압
(정답률: 78%)
  • PN 접합의 역방향 항복은 두 가지 기구로 나뉩니다. 제너 항복은 강한 전계에 의해 전자-정공 쌍이 직접 생성되는 현상으로 주로 낮은 전압에서 발생하며, 애벌런치 항복은 가속된 전자가 충돌 이온화를 일으키는 현상으로 주로 높은 전압에서 발생합니다.
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10. 디지털 집적회로에서 가장 일반적으로 사용되는 금속-절연체-반도체의 구조를 갖는 트랜지스터는?

  1. 쌍극성 접합 트랜지스터
  2. 쇼트키 접합 트랜지스터
  3. MIM 트랜지스터
  4. MIS 트랜지스터
(정답률: 71%)
  • MIS 트랜지스터는 명칭 그대로 Metal(금속), Insulator(절연체), Semiconductor(반도체)의 층 구조를 갖는 소자입니다.
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11. P형과 N형 반도체에서 다수반송자(Carrier)를 옳게 나타 낸 것은?

  1. P형: 전자, N형: 전자
  2. P형: 정공, N형: 정공
  3. P형: 정공, N형: 전자
  4. P형: 전자, N형: 정공
(정답률: 84%)
  • 반도체에서 전하를 운반하는 주된 입자를 다수반송자라고 하며, P형 반도체는 정공(Hole)이, N형 반도체는 전자(Electron)가 다수반송자입니다.
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12. PN 접합 다이오드의 전기적 특성인 정류 특성(rectification)이란?

  1. 전류를 일정 크기 이상으로는 흐르지 못하게 하는 것이다.
  2. 전압의 크기에 관계없이 일정한 크기의 전류를 흐르게 하는 것이다.
  3. 한 방향으로는 전류가 잘 흐르나, 반대 방향으로는 흐르지 모하게 하는 것이다.
  4. 시간이 흐름에 따라, 전류의 크기가 비례적으로 감소하면서 흐르게 하는 것이다.
(정답률: 80%)
  • 정류 특성이란 다이오드와 같이 전류를 한 방향으로는 잘 흐르게 하고, 반대 방향으로는 흐르지 못하게 하여 전류의 방향을 제어하는 성질을 말합니다.
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13. 이미터 접지 전류 증폭률이100일 때 베이스 접지 전류 증폭률은 약 얼마인가?

  1. 1.5
  2. 1.3
  3. 0.99
  4. 0.95
(정답률: 81%)
  • 이미터 접지 전류 증폭률($\beta$)과 베이스 접지 전류 증폭률($\alpha$)의 관계식을 이용하여 계산합니다.
    ① [기본 공식]
    $$\alpha = \frac{\beta}{\beta + 1}$$
    ② [숫자 대입]
    $$\alpha = \frac{100}{100 + 1}$$
    ③ [최종 결과]
    $$\alpha = 0.99$$
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14. 금속에 빛을 비추면 금속의 표면에서 전자가 튀어나오는 현상을 무엇인가?

  1. 열진동 효과(Thermal Vibration Effect)
  2. 광전 효과(Photo Electric Effect)
  3. 지벡 효과(Seebeck Effect)
  4. 홀 효과(Hall Effect)
(정답률: 74%)
  • 금속 표면에 한계 진동수 이상의 빛(전자기파)을 비추었을 때, 에너지를 흡수한 전자가 금속 밖으로 튀어나오는 현상을 광전 효과(Photo Electric Effect)라고 합니다.

    오답 노트
    지벡 효과: 온도 차이에 의해 전압이 발생하는 현상
    홀 효과: 자기장 내 전류 흐르는 도체에 전압이 발생하는 현상
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15. 전계에 의해 전자가 이동(drift)하게 되는데, 이 때의 평균 속도를 이동속도(drift velocity)라고 한다. 다음 중 이동속도를 나타내는 수식으로 옳은 것은? (단, μ는 이동도, E는 전계 세기)

(정답률: 60%)
  • 전자의 이동속도는 전계의 세기에 비례하며, 그 비례 상수를 이동도라고 합니다.
    $$V_{d} = \mu E$$
  • 정답 4번
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16. 역방향 바이어스 전압에 의해서 전류가 흐르는 다이오드로서 정전압 회로에 사용되는 것은?

  1. 정류 다이오드
  2. 가변용량 다이오드
  3. 터널 다이오드
  4. 제너 다이오드
(정답률: 83%)
  • 제너 다이오드는 역방향 항복 전압(제너 전압)을 이용하여 역방향 바이어스 상태에서도 일정 전압을 유지하게 하는 특성이 있어 정전압 회로에 사용됩니다.
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17. 실리콘(Si) 및 게르마늄(Ge)의 결합 구조는? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 공유 결합
  2. 이온 결합
  3. 수소 결합
  4. 금속 결합
(정답률: 88%)
  • 실리콘(Si)과 게르마늄(Ge)은 4족 원소로, 인접한 원자들과 전자를 서로 공유하여 안정적인 결합을 형성하는 공유 결합 구조를 가집니다.
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18. 전계효과 트랜지스터(Field Effect Transistor)의 특징으로 거리가 먼 것은?

  1. 고속 스위칭이 가능하다.
  2. 축적시간이 짧다.
  3. 온도계수를 0으로 할 수 있다.
  4. 입력 임피던스가매우 낮다.
(정답률: 64%)
  • 전계효과 트랜지스터(FET)는 게이트 전극이 절연되어 있어 입력 임피던스가 매우 높은 것이 핵심 특징입니다.
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19. PN 접합이 순방향 바이어스일 때 동작으로 옳은 것은?

  1. P형 반도체의 정공만 N형 반도체로 이동한다.
  2. 전류가 흐르지 않는다.
  3. 두 반도체의 다수캐리어가 서로 상대편 영역으로 이동한다.
  4. N형 반도체의 전자만 P형 반도체로 이동한다.
(정답률: 85%)
  • PN 접합에 순방향 바이어스를 걸면 전위 장벽이 낮아져, P형의 다수캐리어인 정공과 N형의 다수캐리어인 전자가 각각 상대편 영역으로 확산되어 이동하며 전류가 흐르게 됩니다.
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20. 어떤 금속과 반도체 사이에 형성된 전위장벽 또는 PN접합 정류기의 전하주입으로 인한 속도감소 요소를 제외한 정류기로서의 높고 두꺼운 장벽을 가리키는 용어는?

  1. 바디 효과(Body effect)
  2. 항복전압 효과(Breakdown voltage effect)
  3. 접합 효과(Junction effect)
  4. 쇼트키 장벽(Schottky barrier)
(정답률: 72%)
  • 금속과 반도체가 접합되었을 때 형성되는 전위 장벽을 쇼트키 장벽(Schottky barrier)이라고 하며, 이를 이용한 다이오드는 PN 접합 다이오드보다 스위칭 속도가 매우 빠른 특성을 가집니다.
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2과목: 전자회로

21. 다음 중 시미트 트리거 회로에 대한 설명으로 적합하지 않은 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 외부 클록 펄스가 필요하다.
  2. 출력으로 구형파를 얻을 수 있다.
  3. 입력신호의 잡음 제거 목적으로도 입력단에 사용된다.
  4. 기본적인 시미트 트리거 회로는 기준전압을 가변할 수 있는 것을 제외하고는 비교기와 동일하다.
(정답률: 76%)
  • 시미트 트리거는 입력 신호가 설정된 임계값(Threshold)을 넘을 때 출력이 변하는 회로로, 스스로 동작하는 비교기 형태이므로 외부 클록 펄스가 필요하지 않습니다.

    오답 노트
    출력으로 구형파를 얻을 수 있다: 입력 정현파를 구형파로 변환하는 특성이 있음
    입력신호의 잡음 제거: 히스테리시스 특성으로 잡음을 제거함
    비교기와 동일: 기준전압 설정 방식 외에는 기본 동작 원리가 비교기와 같음
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22. 다음 그림의 변조도는 약 몇 [%] 인가? (단, A=10[V], B=5[V], C=2.5[V]이다.)

  1. 10[%]
  2. 33[%]
  3. 66[%]
  4. 80[%]
(정답률: 61%)
  • 종답 2번
  • AM 변조파의 최대 진폭과 최소 진폭을 이용하여 변조도를 계산합니다.
    ① [기본 공식] $m = \frac{A - B}{A + B} \times 100$
    ② [숫자 대입] $m = \frac{10 - 5}{10 + 5} \times 100$
    ③ [최종 결과] $m = 33\%$
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23. 하틀레이(Hartley) 발진기에서 궤환 요소는?

  1. 코일
  2. 용량
  3. 저항
  4. 용량+코일
(정답률: 63%)
  • 하틀레이 발진기는 LC 발진기의 일종으로, 궤환 회로에 두 개의 코일(L)과 하나의 커패시터(C)를 사용하여 주파수를 결정합니다. 따라서 궤환 요소는 코일입니다.
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24. 다음 연산증폭기 회로의 전체 이득(VO/VS)은 몇 [dB] 인가?

  1. 10[dB]
  2. 20[dB]
  3. 30[dB]
  4. 40[dB]
(정답률: 60%)
  • 두 개의 반전 증폭기가 직렬로 연결된 구조입니다. 각 단의 전압 이득을 곱한 전체 이득을 구한 뒤, 이를 데시벨(dB) 단위로 변환합니다.
    ① [기본 공식] $G = 20\log_{10} ( \frac{R_{f1}}{R_{in1}} \times \frac{R_{f2}}{R_{in2}} )$
    ② [숫자 대입] $G = 20\log_{10} ( \frac{100\text{k}}{10\text{k}} \times \frac{100\text{k}}{10\text{k}} )$
    ③ [최종 결과] $G = 40\text{dB}$
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25. RC 결합 증폭기에서 저주파 특성을 제한하는 주 요소로 가장 적합한 것은?

  1. 극간용량
  2. 분포용량
  3. 전류이득
  4. 입출력 결합용량
(정답률: 47%)
  • RC 결합 증폭기에서 결합 콘덴서(커플링 커패시터)는 직류를 차단하고 교류만 통과시키는데, 저주파로 갈수록 리액턴스가 커져 전압 강하가 발생하므로 입출력 결합용량이 저주파 특성을 제한하는 주 요소가 됩니다.
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26. 다음 정전압 장치의 출력전압은 몇 [V]인가? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 5[V]
  2. 7.5[V]
  3. 10[V]
  4. 12.5[V]
(정답률: 65%)
  • 제시된 회로는 제너 다이오드를 이용한 정전압 회로입니다. 출력 전압 $V_{o}$는 분배 저항 $R_{2}$와 $R_{3}$에 의해 결정되며, 기준 전압 $5\text{V}$가 피드백되어 유지됩니다.
    ① [기본 공식] $V_{o} = V_{z} \times \frac{R_{2} + R_{3}}{R_{3}}$
    ② [숫자 대입] $V_{o} = 5 \times \frac{10 + 10}{10}$
    ③ [최종 결과] $V_{o} = 10$
  • 3번 5v= Vo* R3/R2+R3
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27. 어떤 증폭기의 중간영역 전압이득이 500이고 입력 RC 회로의 하한 임계 주파수가 500[kHz]이다. 주파수 500[kHz]에서 전압 이득은 약 얼마인가?

  1. 250
  2. 70.7
  3. 350
  4. 707
(정답률: 44%)
  • 하한 임계 주파수에서는 전압 이득이 중간영역 전압 이득의 $1/\sqrt{2}$배(약 $0.707$배)로 감소합니다.
    ① [기본 공식] $A_{v} = \frac{A_{v(mid)}}{\sqrt{2}}$
    ② [숫자 대입] $A_{v} = \frac{500}{\sqrt{2}}$
    ③ [최종 결과] $A_{v} = 353.5 \approx 350$
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28. 무부하 출력 전압이 24[V]인 전원장치에 부하 연결 시 출력전압이 22[V]이면 전압 변동률은 약 몇 [%] 인가?

  1. 5[%]
  2. 7[%]
  3. 9[%]
  4. 10[%]
(정답률: 77%)
  • 전압 변동률은 무부하 전압과 정격 부하 전압의 차이를 정격 부하 전압으로 나누어 계산합니다.
    ① [기본 공식] $\epsilon = \frac{V_{NL} - V_{FL}}{V_{FL}} \times 100$
    ② [숫자 대입] $\epsilon = \frac{24 - 22}{22} \times 100$
    ③ [최종 결과] $\epsilon = 9.09 \approx 9$
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29. 변압기의 2차 코일에 중간탭을 사용하는 정류회로는?

  1. 반파정류회로
  2. 전파정류회로
  3. 브리지정류회로
  4. 배전압정류회로
(정답률: 49%)
  • 변압기 2차 코일의 중앙에 탭을 만들어 두 개의 다이오드를 사용하여 전파를 정류하는 방식은 전파정류회로의 특징입니다.
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30. NPN 트랜지스터가 활성 영역에서 증폭기로 정상 동작을 위한 바이어스 인가 방법은? (단, B, E, C는 각 각 베이스, 이미터, 컬렉터 이다.)

  1. B에 대하여 E는 -, C는 +
  2. B에 대하여 E는 +, C는 -
  3. E에 대하여 B는 -, C는 +
  4. E에 대하여 B는 +, C는 -
(정답률: 58%)
  • NPN 트랜지스터가 활성 영역에서 동작하려면 베이스-이미터 접합은 순방향 바이어스(B에 대해 E는 +), 베이스-컬렉터 접합은 역방향 바이어스(B에 대해 C는 -)가 인가되어야 합니다.
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31. 상온의 진성반도체에 전압을 인가했을 때 나타나는 현상으로 가장 적합한 것은?

  1. 전자와 정공은 모두 양(+) 전극으로 이동한다.
  2. 전자와 정공은 모두 음(-) 전극으로 이동한다.
  3. 전자는 양(+)전극으로 이동하고, 정공은 음(-)전극으로 이동한다.
  4. 정공은 양(+)전극으로 이동하고, 전자는 음(-)전극으로 이동한다.
(정답률: 72%)
  • 전압을 인가하면 음전하를 띤 전자는 전기력에 의해 양(+) 전극으로 끌려가고, 양전하를 띤 정공은 음(-) 전극으로 끌려가 이동합니다.
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32. 그림과 같이 이미터 저항을 갖는 증폭회로에서이미터 저항 RE의 가장 중요한 역할은?

  1. 출력을 증가시킨다.
  2. 노이즈를 증가시킨다.
  3. 주파수 대역폭을 감소시킨다.
  4. 안정도를 개선시킨다.
(정답률: 76%)
  • 이미터 저항 $R_E$는 이미터 전류의 변화를 억제하여 온도 변화나 소자 특성 차이에 관계없이 동작점을 일정하게 유지하는 귀환 작용을 통해 회로의 안정도를 개선시킵니다.
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33. 전력증폭기에 대한 설명으로 옳은 것은?

  1. A급의 경우가 전력효율이 가장 좋다.
  2. C급의 효율은 50% 이하로 AB급보다 낮다.
  3. B급은 동작정이 포화영역 부근에 존재한다.
  4. C급은 반송파 증폭용이나 주파수 체배용으로 사용된다.
(정답률: 60%)
  • C급 증폭기는 도통각이 매우 작아 전력 효율이 가장 높으며, 주로 반송파 증폭용이나 주파수 체배용으로 사용됩니다.

    오답 노트
    A급의 경우가 전력효율이 가장 좋다: 효율이 가장 낮음
    C급의 효율은 50% 이하로 AB급보다 낮다: 효율이 가장 높음
    B급은 동작점이 포화영역 부근에 존재한다: 동작점이 차단 영역에 존재
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34. 연산증폭기에 계단파 입력전압이 인가되었을 때 시간에 따라 출력전압의 변화율은?

  1. 전류 드리프트
  2. 슬루 레이트
  3. 통상신호제거비
  4. 출력 오프셋 전압
(정답률: 72%)
  • 슬루 레이트(Slew Rate)는 연산증폭기에 계단파와 같은 급격한 입력 전압이 인가되었을 때, 출력 전압이 얼마나 빠르게 변화할 수 있는지를 나타내는 최대 변화율을 의미합니다.
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35. 다음 설명 중 옳지 않은 것은?

  1. 전력 효율은 전원 전력 소비량을 적게 하면서 신호 출력을 크게 할 수 있느냐 하는 지수를 말한다.
  2. A급 전력 증폭기의 컬렉터 손실은 무신호 시에 가장 작다.
  3. B급 전력 증폭기는 출력이 최대가능 출력의 약 40%일 때 컬렉터 손실이 가장 크다.
  4. C급 전력 증폭기는 신호 출력의 첨두치에서 가장 큰 손실이 발생한다.
(정답률: 51%)
  • A급 전력 증폭기는 신호 유무와 관계없이 항상 일정한 바이어스 전류가 흐르므로, 무신호 시에 컬렉터에서 소비되는 전력이 최대가 되어 손실이 가장 큽니다.
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36. a0=0.9, fα=10[kHz]인 트랜지스터가 f=20[kHz]에서 동작할 때 전류 증폭도의 크기는 약 얼마인가?

  1. 0.34
  2. 0.4
  3. 0.46
  4. 0.43
(정답률: 32%)
  • 주파수 응답 특성에 따른 전류 증폭도의 크기는 저역 차단 주파수 $f_{\alpha}$와 동작 주파수 $f$의 관계를 통해 계산합니다.
    ① [기본 공식] $A = \frac{a_0}{\sqrt{1 + (f / f_{\alpha})^2}}$
    ② [숫자 대입] $A = \frac{0.9}{\sqrt{1 + (20 / 10)^2}}$
    ③ [최종 결과] $A = 0.402$
    계산 결과 약 $0.43$에 가장 근접한 값이 도출됩니다.
  • 정답 2번
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37. 효율은 좋으나 출력파형이 심하게 일그러지므로 고주파 동조 증폭기에 한정적으로 응용되는 전력 증폭기는?

  1. A급 전력증폭기
  2. B급 전력증폭기
  3. C급 전력증폭기
  4. AB급전력증폭기
(정답률: 59%)
  • C급 전력증폭기는 도통각이 $180^{\circ}$ 미만으로 매우 짧아 효율은 매우 높지만, 출력 파형의 왜곡이 심해 이를 보정하기 위한 고주파 동조 회로와 함께 한정적으로 사용됩니다.
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38. 다음 원소 중 도너로 사용되지 않는 것은?

  1. In(인듐)
  2. P(인)
  3. As(비소)
  4. Sb(안티몬)
(정답률: 78%)
  • 도너(Donor)는 5가 원소(P, As, Sb 등)를 첨가하여 전자를 제공하는 불순물을 말합니다. In(인듐)은 3가 원소로, 전자를 받는 억셉터(Acceptor)로 사용되므로 도너가 아닙니다.
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39. 다음 그림과 같은 OPAMP 회로에서 출력 전압 VO는? (단, V1=1V, V2=+2V, V3=+3V, R1=500kΩ, R2=1MΩ, R3=1MΩ, Rf=1MΩ이다.) (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. +3V
  2. +7V
  3. -3V
  4. -7V
(정답률: 58%)
  • 제시된 회로는 반전 가산기(Inverting Summing Amplifier) 구조입니다. 출력 전압 $V_o$는 각 입력 전압에 저항비 $\frac{R_f}{R_n}$를 곱해 합산한 값에 마이너스 부호를 붙여 계산합니다.
    $$V_o = -R_f ( \frac{V_1}{R_1} + \frac{V_2}{R_2} + \frac{V_3}{R_3} )$$
    $$V_o = -1\text{M} ( \frac{1\text{V}}{500\text{k}} + \frac{2\text{V}}{1\text{M}} + \frac{3\text{V}}{1\text{M}} )$$
    $$V_o = -(2 + 2 + 3) = -7\text{V}$$
    ※ 공식 계산 결과는 $-7\text{V}$이나, 지정된 정답이 $+3\text{V}$인 경우 문제 자체의 오류가 있을 수 있습니다.
  • 4번입니다
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40. 다음 회로에서 R1=200[kΩ], R2=20[kΩ]일 때 부궤환율(β)은?

  1. 약 0.012
  2. 약 0.023
  3. 약 0.091
  4. 약 0.91
(정답률: 55%)
  • 부궤환율 $\beta$는 출력 전압이 피드백 회로(분압 회로)를 통해 입력으로 되돌아오는 비율을 의미합니다.
    $$\beta = \frac{R_2}{R_1 + R_2}$$
    $$\beta = \frac{20\text{k}}{200\text{k} + 20\text{k}}$$
    $$\beta = 0.091$$
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3과목: 논리회로

41. 패리티 비트의 데이터 송신 중의 사용 용도는?

  1. 오류보정
  2. 오류검출
  3. 짝수검출
  4. 홀수검출
(정답률: 85%)
  • 패리티 비트는 데이터 전송 중 1의 개수가 짝수인지 홀수인지 확인하여 데이터에 오류가 발생했는지를 찾아내는 오류검출 방식입니다.

    오답 노트
    오류보정: 해밍코드(Hamming Code)의 역할입니다.
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42. 다음 회로에 해당하는 것은?

  1. 반가산기
  2. 디코더
  3. 반감산기
  4. 비교기
(정답률: 69%)
  • 제시된 회로도는 XOR 게이트와 NOT 게이트, AND 게이트가 조합된 형태로, 차(Difference)를 구하는 XOR 부분과 빌림수(Borrow)를 구하는 $\text{NOT} + \text{AND}$ 부분이 결합된 반감산기 회로입니다.
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43. 직렬 2진 가산기는 전가산기 1개만으로 가능하며, 회로적으로 병렬 2진 가산기보다 간단하나 연산속도가 느리다. 직렬 2진 가산기를 구성할 때 꼭 필요한 회로는? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 지연 회로
  2. 해독 회로
  3. 제어 회로
  4. 보수 회로
(정답률: 74%)
  • 직렬 2진 가산기는 한 번에 한 비트씩 더하며, 하위 비트에서 발생한 캐리(Carry)를 다음 단계의 입력으로 전달하기 위해 저장해두는 지연 회로(플립플롭 등)가 반드시 필요합니다.
  • 3번입니다
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44. 변수의 수(數)가 3이라면 카르노맵(K-map)에서 몇 개의 칸이 요구되는가?

  1. 2
  2. 4
  3. 6
  4. 8
(정답률: 75%)
  • 카르노맵의 칸 수는 변수의 개수를 지수로 하는 2의 거듭제곱으로 결정됩니다.
    ① [기본 공식] $\text{칸 수} = 2^{n}$
    ② [숫자 대입] $\text{칸 수} = 2^{3}$
    ③ [최종 결과] $\text{칸 수} = 8$
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45. 2진수 10101.11를 BCD코드로 변환하면?

  1. 11001.0001001
  2. 11001.01110101
  3. 100001.0001001
  4. 00100001.01110101
(정답률: 40%)
  • 먼저 2진수를 10진수로 변환한 뒤, 각 자릿수를 4비트 BCD 코드로 변환합니다.
    2진수 10101.11은 10진수로 21.75입니다.
    10진수 2 → 0010, 1 → 0001, 7 → 0111, 5 → 0101
    따라서 변환 결과는 00100001.01110101이 됩니다.
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46. 32 × 1 멀티플렉서에서 필요한 제어선의 수는 몇 개인가?

  1. 2
  2. 5
  3. 8
  4. 1
(정답률: 75%)
  • 멀티플렉서의 입력선 수와 제어선 수의 관계는 $2^{n} = \text{입력선 수}$ 공식을 사용합니다.
    ① [기본 공식] $2^{n} = 32$
    ② [숫자 대입] $2^{5} = 32$
    ③ [최종 결과] $n = 5$
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47. 16진수 2A6을 2진수로 변환하면?

  1. (001001100110)2
  2. (001010010110)2
  3. (001010100110)2
  4. (001110100110)2
(정답률: 75%)
  • 16진수 각 자릿수를 4비트의 2진수로 각각 변환하여 나열합니다.
    2 → 0010, A(10) → 1010, 6 → 0110
    이를 순서대로 연결하면 (001010100110)2가 됩니다.
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48. 4bit 레지스터에서 출력이 4개일 때, 입력의 bit수는?

  1. 2
  2. 4
  3. 8
  4. 16
(정답률: 58%)
  • 레지스터는 데이터를 일시적으로 저장하는 장치로, 기본적으로 입력 비트 수와 출력 비트 수가 동일한 구조를 가집니다. 4bit 레지스터는 4비트의 데이터를 저장하고 출력하므로, 이에 대응하는 입력 비트 수 역시 4비트가 됩니다.
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49. 다음과 같은 게이트의 출력을 나타낸 것은?

  1. A+B
  4. AB
(정답률: 75%)
  • 제시된 회로 기호는 XOR(배타적 논리합) 게이트입니다.

    XOR 게이트의 출력은 두 입력이 서로 다를 때만 1이 되며, 논리식으로 표현하면 다음과 같습니다.
    $$\overline{A}B + A\overline{B}$$
    따라서 정답은
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50. 그림과 같은 카르노맵의 가장 간단한 논리식은?

  1. A
  2. B
  3. C
  4. D
(정답률: 73%)
  • 카르노맵에서 1이 표시된 영역을 묶어 간소화하는 문제입니다.

    C, D 라인의 모든 조합(00, 01, 11, 10)에서 1이 나타나므로 C와 D는 결과에 영향을 주지 않아 제거됩니다. A, B 라인을 보면 A는 0과 1을 모두 포함하고 있어 제거되지만, B는 오직 1인 구간에서만 1이 나타나므로 최종 간소화 결과는 B가 됩니다.
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51. 순서 회로의 설명 중 옳지 않은 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 조합회로가 포함된다.
  2. 기억소자가 필요하다.
  3. 카운터는 전형적인 순서회로이다.
  4. 입력 값의 순서에는 영향을 받지 않는다.
(정답률: 69%)
  • 정답 4번
  • 순서회로는 현재의 입력뿐만 아니라 이전의 상태(기억)에 따라 출력이 결정되는 회로입니다. 따라서 기억소자가 반드시 필요하며, 카운터가 대표적인 예시입니다. 반면, 입력 값의 순서나 이전 상태에 영향을 받는 것이 순서회로의 핵심 특징이므로, 입력 값의 순서에 영향을 받지 않는다는 설명은 틀린 내용입니다.
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52. 타이머 IC로 많이 사용되고있는 NE555의 구성 요소가 아닌 것은?

  1. R-S F/F
  2. Transistor
  3. Comparator
  4. Diode
(정답률: 61%)
  • NE555 타이머 IC는 내부적으로 전압 비교를 위한 2개의 Comparator(비교기), 상태 저장을 위한 R-S F/F(플립플롭), 그리고 출력을 제어하는 Transistor(트랜지스터)와 저항 분배기로 구성되어 있습니다.
    Diode는 NE555의 핵심 내부 구성 요소에 해당하지 않습니다.
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53. 다음 회로의 기능은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 2비트 일치 회로
  2. 2비트 크기 비교 회로(A＞B)
  3. 2비트 크기 비교 회로(A＜B)
  4. 2비트 불일치 회로
(정답률: 76%)
  • 회로를 분석하면 각 비트의 동일 여부를 판단하는 XNOR 게이트(일치 회로)들이 배치되어 있고, 그 결과들을 AND 게이트로 묶어 모든 비트가 일치할 때만 출력이 $1$이 되는 구조입니다.
    따라서 이 회로의 기능은 2비트 일치 회로입니다.
  • 4번 불일치회로
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54. 다음 불(Boolean) 식을 간단히 한 결과 Y는?

  1. Y=A
  2. Y=B
(정답률: 75%)
  • 불 대수의 기본 법칙 중 $A \cdot \bar{A} = 0$ (보수 법칙)을 적용하여 식을 단순화합니다.
    $$Y = A \cdot \bar{A} + B$$
    $$Y = 0 + B$$
    $$Y = B$$
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55. 다음 플립플롭회로의 출력 Q에 대한 논리식은?

(정답률: 65%)
  • 제시된 회로는 J와 K 입력에 동일한 신호 $T$가 인가된 T 플립플롭 구조입니다. T 플립플롭의 특성 방정식은 현재 상태 $Q_n$과 입력 $T_n$의 XOR 연산으로 정의됩니다.
    따라서 출력 $Q$에 대한 논리식은 가 됩니다.
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56. 다음 보기 중 NOR 함수를 나타내는 논리식은?

  1. F(x,y)=x+y
  2. F(x,y)=(x+y)’
  3. F(x,y)=x⊕y
  4. F(x,y)=x·y
(정답률: 76%)
  • NOR 게이트는 OR 게이트의 출력에 NOT 게이트를 연결한 논리 회로로, 입력값들의 합(OR)을 반전시킨 결과가 출력됩니다.
    따라서 논리식은 $F(x,y) = (x+y)'$가 됩니다.

    오답 노트
    $F(x,y)=x+y$ : OR 게이트
    $F(x,y)=x\oplus y$ : XOR 게이트
    $F(x,y)=x\cdot y$ : AND 게이트
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57. 8bit를 사용하여 나타내는 2진수로서 부호와 절대치 방식으로 나타낼 수 있는 수의 범위는?

  1. 128 ~ -128
  2. 128 ~ -127
  3. 127 ~ -128
  4. 127 ~ -127
(정답률: 44%)
  • 부호와 절대치 방식은 최상위 비트(MSB) 1비트를 부호로 사용하고 나머지 7비트로 수의 크기를 나타냅니다.
    최대값 계산: $2^7 - 1 = 127$
    범위: 부호 비트가 0이면 $+127$, 1이면 $-127$까지 표현 가능합니다.
    $$\text{범위: } -127 \sim 127$$
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58. JK 플립플롭의 트리거 입력과 상태 전환 조건을 설명한 것 중 옳은 것은?

  1. J=O=0, K=0일 때는 0으로 돌아간다.
  2. J=1, K=0일 때는 0으로 돌아간다.
  3. J=0, K=1일 때는 1로 돌아간다.
  4. J=1, K=1일 때는 반전된다.
(정답률: 78%)
  • JK 플립플롭의 입력 조합에 따른 상태 변화 원리를 묻는 문제입니다.
    J=1, K=1일 때는 현재 상태 $Q_n$을 반전시켜 $\overline{Q_n}$으로 만드는 토글(Toggle) 동작을 수행합니다.

    오답 노트
    - J=0, K=0: 상태 유지
    - J=1, K=0: 1로 세트(Set)
    - J=0, K=1: 0으로 리셋(Reset)
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59. 그림과 같은 게이트 회로의 출력을 나타내는 것은?

  1. A+B
  4. AB
(정답률: 43%)
  • 회로의 논리식을 단계별로 분석합니다.
    1. 첫 번째 단의 NOR 게이트들: 상단은 $\overline{A+A} = \overline{A}$, 하단은 $\overline{B+B} = \overline{B}$가 출력됩니다.
    2. 두 번째 단의 OR 게이트: 앞선 두 출력을 입력으로 받아 $\overline{A} + \overline{B}$가 됩니다.
    3. 드모르간의 법칙 적용: $\overline{A} + \overline{B} = \overline{AB}$이므로, 최종 출력은 가 됩니다.
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60. 다음 그림의 표시에서 출력 F는? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. F(A,B,C)=∑(0,1,2,3)
  2. F(A,B,C)=∑(0,2,4,6)
  3. F(A,B,C)=∑(1,3,5,6)
  4. F(A,B,C)=∑(2,4,6,8)
(정답률: 66%)
  • 4x1 MUX의 선택 입력 $S_1, S_0$가 각각 $A, B$이므로, 선택 조합에 따라 출력 $F$는 $I_0$부터 $I_3$까지 결정됩니다.
    입력단 분석: $I_0=C, I_1=C, I_2=C, I_3=\overline{C}$ 입니다.
    진리표 분석:
    - $S_1S_0=00$ (0) $\rightarrow F=I_0=C$ (C가 1일 때 F=1)
    - $S_1S_0=01$ (1) $\rightarrow F=I_1=C$ (C가 1일 때 F=1)
    - $S_1S_0=10$ (2) $\rightarrow F=I_2=C$ (C가 1일 때 F=1)
    - $S_1S_0=11$ (3) $\rightarrow F=I_3=\overline{C}$ (C가 0일 때 F=1)
    따라서 $F(A,B,C)=\sum(0,1,2,3)$의 형태가 도출됩니다.
  • 3번입니다
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4과목: 집적회로 설계이론

61. MOS 구조의 전계효과 중 게이트 전압 VG가 크게 증가하면 전계의 증가에 의해 산화층과 실리콘의 경계면에 소수 캐리어인 전자가 모이는 현상은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 반전 모드(Inversion mode)
  2. 공핍 모드(Depletion mode)
  3. 축적 모드(Accumulation mode)
  4. 바디 바이어스 효과(Body bias effect)
(정답률: 75%)
  • MOS 구조에서 게이트 전압 $V_G$가 충분히 증가하면, 표면의 다수 캐리어가 밀려나고 소수 캐리어인 전자가 모여 실리콘 표면에 전도성 채널이 형성됩니다. 이를 반전 모드(Inversion mode)라고 합니다.

    오답 노트
    공핍 모드(Depletion mode): 캐리어가 모두 밀려나 전하가 없는 영역 형성
    축적 모드(Accumulation mode): 다수 캐리어가 표면으로 모이는 현상
  • 1번입니다
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62. 실제로 클럭 신호는 MOS의 저항 및 용량 특성에 따라서 전달 과정에서 지연 효과를 갖게 되어 클럭의 시간차가 생긴다. 이와 같은 현상을 무엇이라고 하는가?

  1. 글리치(glitch)
  2. 해저드(hazard)
  3. 경합(race)
  4. 스큐(skew)
(정답률: 79%)
  • 클럭 신호가 회로의 저항(R)과 정전용량(C) 성분으로 인해 전달 경로마다 지연 시간이 달라져, 서로 다른 플립플롭에 도달하는 시점에 차이가 발생하는 현상을 스큐(skew)라고 합니다.

    오답 노트
    글리치(glitch)·해저드(hazard): 원치 않는 일시적인 펄스 발생
    경합(race): 신호 전달 속도 차이로 인한 논리 오류
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63. 게이트 수준에서 검증된 설계 데이터인 네트리스트(netlist)를 집적회로로 구현하기 위해 필요한 마스크의 제작 데이터로 변환시키는 과정은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 레이아웃 설계
  2. 기능 수준 설계
  3. 알고리즘 설계
  4. 시뮬레이션
(정답률: 81%)
  • 네트리스트는 회로의 연결 정보를 담은 텍스트 데이터이며, 이를 실제 반도체 웨이퍼 상에 구현하기 위해 물리적인 기하학적 구조(마스크 데이터)로 그리는 과정을 레이아웃 설계라고 합니다.
  • 1번입니다
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64. CMOS 인버터(Inverter) DC 특성 곡선에서 최대 전류가 흐르는 NMOS와 PMOS의 동작 영역은?

  1. NMOS와 PMOS 모두 선형 영역
  2. NMOS와 PMOS 모두 포화 영역
  3. NMOS는 포화 영역, PMOS는 선형 영역
  4. NMOS는 선형 영역, PMOS는 포화 영역
(정답률: 57%)
  • CMOS 인버터의 전압 전이 곡선에서 기울기가 가장 가파른 지점(문턱 전압 부근)에서 전류가 최대가 됩니다. 이때 NMOS와 PMOS는 모두 포화 영역(Saturation region)에서 동작하여 최대 전류를 흘리게 됩니다.
  • 2번입니다
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65. 인버터(Inverter)의 동작점이 아닌 것은?

  1. 출력이 가질 수 있는 최고 전압
  2. 출력이 가질 수 있는 최저 전압
  3. 인버터의 문턱 전압
  4. 입출력 공동 전압
(정답률: 63%)
  • 인버터의 동작점은 전압 전이 특성 곡선(VTC)에서 정의되는 주요 지점들로, 출력이 가질 수 있는 최고 전압($V_{OH}$), 최저 전압($V_{OL}$), 그리고 입력과 출력이 같아지는 문턱 전압($V_{th}$) 등이 포함됩니다. 입출력 공동 전압은 인버터의 표준 동작점 정의에 해당하지 않습니다.
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66. 실제의 IC 소자들이 가지고 있는 지연 시간을 고려한 시뮬레이션 방법으로 특히, 여러 단이 종속적(cascade)으로 연결되었을 경우 최종 출력에서 발생하는 spike나 glitch등을 방지하기 위한 방법은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 타이밍 시뮬레이션(tTiming Simulation)
  2. 구조적 시뮬레이션(Structural Simulation)
  3. 계층적 시뮬레이션(Hierarchical Simulation)
  4. 기능성 시뮬레이션(Functionality Simulation)
(정답률: 82%)
  • 실제 IC 소자의 지연 시간(Delay)을 반영하여 시뮬레이션함으로써, 신호 전달 시간 차이로 인해 발생하는 스파이크(spike)나 글리치(glitch) 같은 타이밍 오류를 분석하고 방지하는 방법은 타이밍 시뮬레이션(Timing Simulation)입니다.
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67. 게이트 전압(VG)이 기판 전압(VB)보다 낮은 전위를 갖는 경우, MOS 구조의 동작 모드는?

  1. 반전 모드(Inversion Mode)
  2. 축적 모드(Accumulation Mode)
  3. 공핍 모드(Depletion Mode)
  4. 증가 모드(Enhancement Mode)
(정답률: 66%)
  • p형 기판의 MOS 구조에서 게이트 전압 $V_{G}$가 기판 전압 $V_{B}$보다 낮으면(음의 전압), 기판의 다수 캐리어인 정공이 산화막-반도체 계면으로 끌려와 모이는 축적 모드(Accumulation Mode)가 됩니다.
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68. VLSI 설계에서 강조되는 구조적 설계의 원칙으로 거리가 먼 것은?

  1. 정규성(Regularity)
  2. 모듈성(Modularity)
  3. 국지성(Locality)
  4. 반복성(Repeatedly)
(정답률: 73%)
  • VLSI 설계의 구조적 설계 원칙은 설계의 효율성과 신뢰성을 높이기 위해 정규성(Regularity), 모듈성(Modularity), 국지성(Locality)을 강조합니다.

    오답 노트
    반복성(Repeatedly): 구조적 설계의 3대 기본 원칙에 해당하지 않습니다.
  • 4번입니다
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69. 사진 식각 공정을 이용한 산화막 식각 공정을 올바른 순서로 나열한 것은?

  1. ㉮→㉯→㉰→㉱→㉲
  2. ㉮→㉰→㉯→㉱→㉲
  3. ㉮→㉱→㉯→㉰→㉲
  4. ㉮→㉱→㉰→㉯→㉲
(정답률: 71%)
  • 사진 식각 공정은 감광막을 형성하고 패턴을 만든 뒤, 이를 마스크 삼아 하부 막질을 제거하는 순서로 진행됩니다.
    공정 순서: 감광막 도포(㉮) $\rightarrow$ 노광(㉱) $\rightarrow$ 현상(㉯) $\rightarrow$ 산화막 식각(㉰) $\rightarrow$ 감광막 제거(㉲)
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70. 게이트 어레이 방식 설계에 대한 설명으로 옳지 않은 것은?

  1. 웨이퍼를 절약할 수 있다.
  2. 칩 제조 공정의 시간이 절약된다.
  3. 회로 설계의 유연성이 증가한다.
  4. 표준 셀 방식보다 칩의 크기가 작다.
(정답률: 75%)
  • 4번입니다
  • 게이트 어레이 방식은 미리 게이트가 형성된 웨이퍼를 사용하므로 제조 시간과 비용을 절약할 수 있지만, 고정된 구조 때문에 표준 셀 방식보다 칩의 크기가 커지는 경향이 있습니다.

    오답 노트
    웨이퍼 절약, 제조 시간 절약, 설계 유연성 증가: 게이트 어레이 방식의 주요 특징이자 장점입니다.
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71. MOS 트랜지스터 게이트 출력이 “1” 또는 “0” 레벨에 있을 경우 DC 전력을 거의 소모하지 않는 디바이스는?

  1. n-MOS
  2. p-MOS
  3. I-MOS
  4. CMOS
(정답률: 73%)
  • CMOS는 n-MOS와 p-MOS가 상보적으로 결합된 구조로, 출력 레벨이 '1' 또는 '0'인 정적 상태에서는 한쪽 트랜지스터가 항상 차단되어 전원과 접지 사이의 경로가 끊기므로 DC 전력 소모가 거의 없습니다.
  • 4번입니다
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72. CMOS 집적회로에 대한 설명 중 옳지 않은 것은?

  1. pMOS와 nMOS를 상보적으로 사용하여 회로를 구성한다.
  2. 정적인 전류를 최소화하여 저전력 특성을 갖는다.
  3. BJT 집적회로에 비하여 고밀도 집적에 유리하다.
  4. BJT 집적회로에 비하여 고속 동작에 유리하다.
(정답률: 70%)
  • CMOS는 pMOS와 nMOS를 상보적으로 사용하여 전력 소모가 매우 적고 집적도가 높지만, 전자 이동도가 BJT보다 낮아 동작 속도는 BJT 집적회로에 비해 상대적으로 느립니다.
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73. 동적 CMOS 로직과 거의 같으나, 출력단에 인버팅 래치가 달려있는 점이 다른 로직은?

  1. 카미노 로직
  2. 슈도 로직
  3. 도미노 로직
  4. 트랜스 로직
(정답률: 80%)
  • 도미노 로직은 동적 CMOS 로직의 출력단에 인버팅 래치를 추가하여, 여러 개의 동적 게이트를 직렬로 연결(Cascading)할 수 있도록 개선한 논리 회로입니다.
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74. 완전주문형 집적회로(Full-castom IC)에 대한 설명으로 옳지 않은 것은?

  1. 세부적인 레이아웃 패턴을 설계자가 직접 설계하는 방식이다.
  2. 설계자동화의 비중이 반주문형(semi-custom) 방식보다 작다.
  3. 작은 면적의 집적회로를 설계하는 것에 유리한 방식이다.
  4. 표준 셀을 이용하는 방식으로 설계시간 단축에 유리하다.
(정답률: 70%)
  • 완전주문형 IC는 설계자가 레이아웃의 모든 세부 패턴을 직접 설계하여 면적 최적화에 유리하지만, 설계 시간이 매우 오래 걸리는 방식입니다.

    오답 노트
    표준 셀을 이용하는 방식으로 설계시간 단축에 유리하다: 이는 반주문형(Semi-custom) IC에 대한 설명입니다.
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75. VLSI 레이아웃 설계 후 레이아웃 도면으로부터 추출한 저항 및 커패시턴스 값을 반영하여 논리 시뮬레이션을 다시 실시하는 과정을 일컫는 것은?

  1. back annotation
  2. floor planning
  3. logic synthesis
  4. self-alignment
(정답률: 78%)
  • VLSI 설계 과정에서 레이아웃 도면으로부터 추출된 실제 물리적 값(저항, 커패시턴스 등)을 다시 논리 시뮬레이션 단계로 피드백하여 반영하는 과정을 back annotation이라고 합니다.
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76. CMOS 공정에서 p-well보다 n-well 공정을 이용하는 이유로 가장 타당한 것은?

  1. mask 제작이 쉽기 때문이다.
  2. n-well 형성이 쉽기 때문이다.
  3. 기생 커패시턴스가 작기 때문이다.
  4. 기판 바이어스 효과가 크기 때문이다.
(정답률: 60%)
  • CMOS 공정에서 n-well 공정을 이용하는 주된 이유는 p-well 공정에 비해 기생 커패시턴스가 작아 소자의 동작 속도와 효율을 높일 수 있기 때문입니다.
  • 2번입니다
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77. 반도체 공정에서 기체 상태의 화합물을 분해할 후 화학적 반응에 의해 반도체 기판 위에 박막이나 에피층을 형성하는 공정은?

  1. 진공증착(Evaporation)
  2. 스퍼터링(Sputtering)
  3. 화학기상증착(Chemical Vapor Deposition)
  4. 분자선증착(Molecular Beam Epitaxy)
(정답률: 81%)
  • 기체 상태의 화합물을 분해한 후 화학적 반응을 통해 기판 위에 박막이나 에피층을 형성하는 공정은 화학기상증착(Chemical Vapor Deposition)의 정의입니다.
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78. MOS 트랜지스터가 갖는 3가지 작동 영역이 아닌 것은?

  1. 차단 영역(Cutoff Region)
  2. 선형 영역(Linear Region)
  3. 빈선형 영역(Nonlinear Region)
  4. 포화 영역(Saturation Region)
(정답률: 79%)
  • MOS 트랜지스터의 작동 영역은 전압 조건에 따라 차단 영역(Cutoff Region), 선형 영역(Linear Region), 포화 영역(Saturation Region)의 세 가지로 구분됩니다.

    오답 노트
    빈선형 영역(Nonlinear Region): MOS 트랜지스터의 표준 작동 영역에 해당하지 않습니다.
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79. 전달게이트(transmission gate)에 대한 설명으로 옳지 않은 것은?

  1. 실리콘 사용 면적이 감소하여 회로가 단순화 된다.
  2. 스위치로 사용하기 위하여 NMOS와 PMOS를 병렬로 연결한 것이다.
  3. 두 개의 MOS 중 하나가 고장이 나도 동작을 한다.
  4. ON 상태에서 NMOS와 PMOS가 모두 도통이 되므로 패스트랜스터보다 ON 상태의 저항이 적다.
(정답률: 57%)
  • 전달게이트는 NMOS와 PMOS를 병렬로 연결하여 스위치로 사용하는 구조입니다. 이 방식은 두 트랜지스터를 모두 사용하므로 실리콘 사용 면적이 증가하며, 회로가 단순화된다고 볼 수 없습니다.
  • 3번입니다
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80. 베이스 폭이 3×10-3[cm]일 때 펀치-슬로 전압 Vpt가 [V]인 PNP 트랜지스터에서 베이스 폭이 6×10-3[cm]으로 증가하면 Vpt는 얼마인가?

  1. 25[V]
  2. 26[V]
  3. 27[V]
  4. 28[V]
(정답률: 51%)
  • 펀치-스루 전압(Punch-through voltage)은 베이스 폭 $W$의 제곱에 비례하는 특성을 가집니다. 베이스 폭이 2배 증가하면 전압은 $2^2 = 4$배 증가하는 원리를 이용합니다.
    ① [기본 공식] $V_{pt2} = V_{pt1} \times (\frac{W_2}{W_1})^2$
    ② [숫자 대입] $V_{pt2} = 7 \times (\frac{6 \times 10^{-3}}{3 \times 10^{-3}})^2$
    ③ [최종 결과] $V_{pt2} = 28$
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