반도체설계산업기사 필기 기출문제복원 (2014-09-20)

반도체설계산업기사
(2014-09-20 기출문제)

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1과목: 반도체공학

1. 원자번호 14인 Si 원자의 최외각(M각) 전자는 몇 개인가?

  1. 2
  2. 4
  3. 8
  4. 10
(정답률: 77%)
  • Si 원자의 전자 구성은 2, 8, 4로 되어 있습니다. 따라서 최외각(M각) 전자의 수는 4개입니다.
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2. p형 반도체를 만드는 불순물이 아닌 것은?

  1. 인듐(In)
  2. 갈륨(Ga)
  3. 비소(As)
  4. 붕소(B)
(정답률: 68%)
  • 비소는 n형 반도체를 만드는 불순물로 사용되기 때문에, p형 반도체를 만드는 불순물이 아닙니다. 인듐, 갈륨, 붕소는 p형 반도체를 만드는 불순물로 사용됩니다.
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3. 전계효과 트란지스터의 전극이 아닌 것은?

  1. 게이트(Gate)
  2. 소스(Source)
  3. 드레인(Drain)
  4. 채널(Channel)
(정답률: 90%)
  • 전계효과 트란지스터(FET)는 게이트, 소스, 드레인으로 구성되어 있습니다. 이 중에서 전극이 아닌 것은 채널입니다. 채널은 게이트와 소스 사이에 위치한 반도체 영역으로, 전류가 흐르는 경로를 제공합니다. 따라서 채널은 전극이 아니며, 전류의 흐름을 제어하는 게이트와 전류를 입력받는 소스, 전류를 출력하는 드레인이 전극으로 작용합니다.
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4. NPN 트랜지스터에서 베이스 영역의 소수 캐리어, 즉 전자의 이동 방법으로 가장 적합한 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 확산 작용에 의한다.
  2. 주입 현상에 의한다.
  3. 드리프트 운동에 의한다.
  4. 접합의 바이어스 접합에 의한다.
(정답률: 77%)
  • 정답을 확실하게 알 수 없으나, NPN 트랜지스터에서 베이스 영역의 소수 캐리어는 주로 확산 작용에 의해 이동한다. 이는 농도 차이에 의해 캐리어가 농도가 적은 쪽에서 많은 쪽으로 이동하는 현상으로, 베이스 영역의 얇은 농도 차이를 이용하여 전류를 제어하는 역할을 한다.
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5. 일정한 온도 하에서 N형 반도체의 도너 불순물 농도를 증가시키면 페르미 준위는?

  1. 금지대 중앙으로 접근한다.
  2. 전도대로 접근한다.
  3. 금지대 중앙에 위치한다.
  4. 가전자대로 접근한다.
(정답률: 70%)
  • 도너 불순물은 N형 반도체에 전자를 추가하여 불순물의 전자와 결합하여 전자를 공급하는 역할을 합니다. 따라서 도너 불순물 농도가 증가하면 전자 농도도 증가하게 되고, 이는 페르미 준위가 전도대로 접근하게 됨을 의미합니다. 이는 전자의 밀도가 증가하면 전자의 에너지 준위도 증가하게 되고, 따라서 전도대로 접근하게 됩니다.
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6. 페르미 준위가Ef이고, 장벽 에너지를 Eb라고 할 때일 함수 ø는? (단, Eb: 장벽 에너지) (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. ø= Eb - Ef
  2. ø= Ef × Eb
  3. ø= Ef / Eb
  4. ø= Ef - Eb
(정답률: 74%)
  • 페르미 준위는 전자가 존재할 확률이 50%인 에너지 레벨을 말합니다. 따라서, 장벽 에너지 Eb보다 페르미 준위 Ef가 높으면, 전자는 장벽을 통과할 수 없습니다. 이때, ø는 전자가 장벽을 통과할 수 있는 확률을 나타내는데, 이는 전자의 에너지가 Eb - Ef보다 높을 때 가능합니다. 따라서, ø= Eb - Ef입니다.
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7. 바이어스를 인가한 증폭용 npn 트랜지스터의 컬렉터 접합면에 흐르는 주된 전류는?

  1. 베이스 전류가 흐른다.
  2. 드리프트 전류가 흐른다.
  3. 확산 전류가 흐른다.
  4. 정공 전류가 흐른다.
(정답률: 61%)
  • 바이어스를 인가한 증폭용 npn 트랜지스터에서는 베이스-에미터 접합이 역방향 바이어스가 되어 있으므로, 이 접합에서는 확산 전류가 흐르게 됩니다. 이 확산 전류는 컬렉터-베이스 접합에서 정공과 결합하여 드리프트 전류를 형성하게 됩니다. 따라서, 바이어스를 인가한 증폭용 npn 트랜지스터의 컬렉터 접합면에 흐르는 주된 전류는 "드리프트 전류"입니다.
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8. PN 접합 제조 방법이 아닌 것은?

  1. 성장 접합(grown junction)
  2. 합금 접합(alloyed junction)
  3. 결정 접합(crystal junction)
  4. 확산 접합(diffused junction)
(정답률: 75%)
  • 결정 접합은 실제로 존재하지 않는 용어입니다. 따라서 PN 접합 제조 방법으로는 사용되지 않습니다.
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9. PN 접합의 두 가지 역방향 항복 기구의 조합으로 옳은 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 제너 항복 - 낮은 전압, 애벌런치 항복 - 높은 전압
  2. 제너 항복 - 높은 전압, 애벌런치 항복 - 낮은 전압
  3. 제너 항복 - 낮은 전압, 애벌런치 항복 - 낮은 전압
  4. 제너 항복 - 높은 전압, 애벌런치 항복 - 높은 전압
(정답률: 77%)
  • 제너 항복은 발전기에서 생산된 전압을 조절하는 역할을 하며, 애벌런치 항복은 제너 항복에서 조절된 전압을 더 높은 전압으로 변환하는 역할을 합니다. 따라서, 제너 항복이 낮은 전압일 때 애벌런치 항복은 높은 전압이어야 합니다. 따라서 "제너 항복 - 낮은 전압, 애벌런치 항복 - 높은 전압"이 옳은 조합입니다.
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10. 디지털 집적회로에서 가장 일반적으로 사용되는 금속-절연체-반도체의 구조를 갖는 트랜지스터는?

  1. 쌍극성 접합 트랜지스터
  2. 쇼트키 접합 트랜지스터
  3. MIM 트랜지스터
  4. MIS 트랜지스터
(정답률: 60%)
  • MIS 트랜지스터는 금속-절연체-반도체 구조를 갖는 트랜지스터로, 금속과 반도체 사이에 절연체가 존재하여 전하가 흐르는 것을 방지하고, 반도체와 절연체 사이에 전하가 저장되어 전류를 제어할 수 있게 됩니다. 이러한 구조로 인해 MIS 트랜지스터는 안정적인 동작과 높은 전하 저장 용량을 가지며, 디지털 집적회로에서 가장 일반적으로 사용됩니다.
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11. P형과 N형 반도체에서 다수반송자(Carrier)를 옳게 나타 낸 것은?

  1. P형: 전자, N형: 전자
  2. P형: 정공, N형: 정공
  3. P형: 정공, N형: 전자
  4. P형: 전자, N형: 정공
(정답률: 82%)
  • P형 반도체는 전자가 부족하고 정공이 많은 반면, N형 반도체는 전자가 많고 정공이 부족하기 때문에 P형은 정공, N형은 전자를 나타내는 것이 옳습니다. 따라서 정답은 "P형: 정공, N형: 전자" 입니다.
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12. PN 접합 다이오드의 전기적 특성인 정류 특성(rectification)이란?

  1. 전류를 일정 크기 이상으로는 흐르지 못하게 하는 것이다.
  2. 전압의 크기에 관계없이 일정한 크기의 전류를 흐르게 하는 것이다.
  3. 한 방향으로는 전류가 잘 흐르나, 반대 방향으로는 흐르지 모하게 하는 것이다.
  4. 시간이 흐름에 따라, 전류의 크기가 비례적으로 감소하면서 흐르게 하는 것이다.
(정답률: 72%)
  • PN 접합 다이오드는 양 방향으로 전류가 흐를 수 있지만, 한 방향으로는 전류가 잘 흐르고 반대 방향으로는 전류가 거의 흐르지 않도록 설계되어 있습니다. 이러한 특성을 이용하여 PN 접합 다이오드는 AC 전원을 DC 전원으로 변환하는 정류기(rectifier)로 사용됩니다. 따라서 "한 방향으로는 전류가 잘 흐르나, 반대 방향으로는 흐르지 모하게 하는 것이다."가 정답입니다.
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13. 이미터 접지 전류 증폭률이100일 때 베이스 접지 전류 증폭률은 약 얼마인가?

  1. 1.5
  2. 1.3
  3. 0.99
  4. 0.95
(정답률: 81%)
  • 이미터 접지 전류 증폭률이 100이라는 것은, 즉 입력 신호가 출력 신호보다 100배 크다는 것을 의미합니다. 이 때 베이스 접지 전류 증폭률은 이론적으로는 무한대가 될 수 있지만, 일반적으로는 0.99 이하의 값이 됩니다. 이는 전류 증폭이 일어나는 과정에서 일부 전류가 손실되기 때문입니다. 따라서 정답은 0.99입니다.
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14. 금속에 빛을 비추면 금속의 표면에서 전자가 튀어나오는 현상을 무엇인가?

  1. 열진동 효과(Thermal Vibration Effect)
  2. 광전 효과(Photo Electric Effect)
  3. 지벡 효과(Seebeck Effect)
  4. 홀 효과(Hall Effect)
(정답률: 75%)
  • 광전 효과는 금속에 빛을 비추면 빛의 입자인 광자가 금속의 원자에 충돌하여 전자를 방출시키는 현상입니다. 이는 전자의 운동에너지가 광자의 에너지보다 크면 일어나며, 이를 통해 전자의 운동에너지를 측정할 수 있습니다. 다른 보기들은 열, 자기장 등의 영향으로 전자의 운동에너지가 변화하는 현상들입니다.
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15. 전계에 의해 전자가 이동(drift)하게 되는데, 이 때의 평균 속도를 이동속도(drift velocity)라고 한다. 다음 중 이동속도를 나타내는 수식으로 옳은 것은? (단, E는 이동도, E는 전계 세기) (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

(정답률: 60%)
  • 정답지가 없어서 임의로 정답 1번으로 설정하였습니다. 이동속도는 전계 세기와 이동도에 비례하며, 이동도는 전자의 질량과 전계에 의해 받는 힘에 반비례한다. 따라서 이동속도를 나타내는 수식은 다음과 같다.

    v = μE

    (단, v는 이동속도, μ는 이동도를 나타내는 비례상수, E는 전계 세기)

    이 수식에서 μ는 전자의 특성에 따라 달라지며, 일반적으로 금속의 경우 10^-4 m/s/V 정도이다.

    이유는 전자가 전계에 의해 힘을 받아 가속되면서 이동하는데, 이 때 전자의 질량이 크면 가속도가 작아져 이동속도가 느려지게 된다. 따라서 이동속도는 전자의 질량에 반비례하게 된다.
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16. 역방향 바이어스 전압에 의해서 전류가 흐르는 다이오드로서 정전압 회로에 사용되는 것은?

  1. 정류 다이오드
  2. 가변용량 다이오드
  3. 터널 다이오드
  4. 제너 다이오드
(정답률: 73%)
  • 제너 다이오드는 역방향 바이어스 전압에 의해서도 전류가 흐르는 특성을 가지고 있기 때문에 정전압 회로에 사용됩니다. 이는 제너 다이오드가 역방향 바이어스 전압이 일정 수준 이상이 되면 전류가 급격히 증가하는 특성을 가지고 있기 때문입니다. 이러한 특성을 이용하여 제너 다이오드는 정전압 회로에서 안정적인 전압을 유지하는 역할을 합니다.
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17. 실리콘(Si) 및 게르마늄(Ge)의 결합 구조는? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 공유 결합
  2. 이온 결합
  3. 수소 결합
  4. 금속 결합
(정답률: 87%)
  • 정답: 공유 결합

    이유: 실리콘과 게르마늄은 모두 네 개의 전자를 외께전자껍질에 가지고 있으며, 이전자들은 서로 결합하여 안정적인 분자를 형성합니다. 이러한 결합 방식을 공유 결합이라고 합니다.
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18. 전계효과 트랜지스터(Field Effect Transistor)의 특징으로 거리가 먼 것은?

  1. 고속 스위칭이 가능하다.
  2. 축적시간이 짧다.
  3. 온도계수를 0으로 할 수 있다.
  4. 입력 임피던스가매우 낮다.
(정답률: 52%)
  • 전계효과 트랜지스터는 게이트와 채널 사이에 전기적으로 절연된 층이 있기 때문에 입력 임피던스가 매우 낮다. 이는 입력 신호가 채널에 영향을 미치기 위해서는 매우 작은 전압만 필요하다는 것을 의미한다. 따라서 입력 신호를 쉽게 제어할 수 있으며, 높은 게인을 얻을 수 있다.
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19. PN 접합이 순방향 바이어스일 때 동작으로 옳은 것은?

  1. P형 반도체의 정공만 N형 반도체로 이동한다.
  2. 전류가 흐르지 않는다.
  3. 두 반도체의 다수캐리어가 서로 상대편 영역으로 이동한다.
  4. N형 반도체의 전자만 P형 반도체로 이동한다.
(정답률: 86%)
  • PN 접합이 순방향 바이어스일 때는 P형 반도체 쪽에서 N형 반도체 쪽으로 정공이 이동하고, N형 반도체 쪽에서 P형 반도체 쪽으로 전자가 이동합니다. 이러한 이동으로 인해 두 반도체의 다수캐리어가 서로 상대편 영역으로 이동하게 되어 전류가 흐르게 됩니다. 따라서 "두 반도체의 다수캐리어가 서로 상대편 영역으로 이동한다."가 옳은 동작입니다.
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20. 어떤 금속과 반도체 사이에 형성된 전위장벽 또는 PN접합 정류기의 전하주입으로 인한 속도감소 요소를 제외한 정류기로서의 높고 두꺼운 장벽을 가리키는 용어는?

  1. 바디 효과(Body effect)
  2. 항복전압 효과(Breakdown voltage effect)
  3. 접합 효과(Junction effect)
  4. 쇼트키 장벽(Schottky barrier)
(정답률: 71%)
  • 쇼트키 장벽은 금속과 반도체 사이에 형성된 전위장벽을 가리키는 용어입니다. 이 장벽은 PN접합과는 달리 높고 두꺼운 장벽으로 구성되어 있으며, 전하주입으로 인한 속도감소 요소를 제외한 정류기로서의 역할을 합니다. 이러한 특성 때문에 쇼트키 장벽은 고주파 및 고속 전자장치에서 주로 사용됩니다.
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2과목: 전자회로

21. 다음 중 시미트 트리거 회로에 대한 설명으로 적합하지 않은 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 외부 클록 펄스가 필요하다.
  2. 출력으로 구형파를 얻을 수 있다.
  3. 입력신호의 잡음 제거 목적으로도 입력단에 사용된다.
  4. 기본적인 시미트 트리거 회로는 기준전압을 가변할 수 있는 것을 제외하고는 비교기와 동일하다.
(정답률: 74%)
  • 시미트 트리거 회로는 외부 클록 펄스가 필요한 이유는, 이 회로는 입력신호가 특정 임계값을 넘어설 때 출력신호가 바뀌는데, 이 임계값을 결정하는 것이 바로 외부 클록 펄스이기 때문이다. 따라서 외부 클록 펄스가 없으면 시미트 트리거 회로는 작동하지 않는다.
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22. 다음 그림의 변조도는 약 몇 [%] 인가? (단, A=10[V], B=5[V], C=2.5[V]이다.) (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 10[%]
  2. 33[%]
  3. 66[%]
  4. 80[%]
(정답률: 66%)
  • 변조도는 최대 전압과 최소 전압의 차이를 최대 전압에 대한 백분율로 나타낸 것이다. 따라서 이 문제에서 변조도는 (10-2.5)/10 x 100 = 75% 이다. 하지만 문제 오류로 인해 정답은 임의로 10%로 설정하였다.
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23. 하틀레이(Hartley) 발진기에서 궤환 요소는?

  1. 코일
  2. 용량
  3. 저항
  4. 용량+코일
(정답률: 70%)
  • 하틀레이 발진기에서 궤환 요소는 코일입니다. 이는 전기적인 에너지를 저장하고 방출하는 역할을 하며, 발진기의 동작 원리 중 하나인 자기장 변화를 이용하여 전기 에너지를 생성하는 과정에서 중요한 역할을 합니다. 따라서 코일은 하틀레이 발진기에서 궤환 요소 중 가장 핵심적인 부품 중 하나입니다.
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24. 다음 연산증폭기 회로의 전체 이득(VO/VS)은 몇 [dB] 인가?

  1. 10[dB]
  2. 20[dB]
  3. 30[dB]
  4. 40[dB]
(정답률: 61%)
  • 전체 이득은 각 단계의 이득을 곱한 값이므로,

    전체 이득 = 20dB + 10dB + 10dB = 40dB

    따라서, 정답은 "40[dB]" 이다.

    각 단계에서 10[dB]의 이득이 발생하는 이유는 각각의 전압 증폭기에서 전압이 10배가 되기 때문이다. 이는 로그 스케일에서 20log(VO/VS)로 표현되며, VO/VS = 10 일 때 20[dB]의 이득이 발생한다. 따라서, 3단계의 이득이 각각 10[dB]이므로 전체 이득은 40[dB]이 된다.
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25. RC 결합 증폭기에서 저주파 특성을 제한하는 주 요소로 가장 적합한 것은?

  1. 극간용량
  2. 분포용량
  3. 전류이득
  4. 입출력 결합용량
(정답률: 60%)
  • RC 결합 증폭기에서 저주파 특성을 제한하는 주요 요소는 입출력 결합용량입니다. 이는 입력 신호와 출력 신호 간의 상호작용을 나타내며, 이 값이 클수록 저주파 특성이 악화됩니다. 따라서 이 값을 적절히 조절하여 저주파 특성을 제한할 수 있습니다. 극간용량, 분포용량, 전포이득은 다른 측면에서 회로의 동작을 제어하는 요소이며, 저주파 특성과는 직접적인 관련이 없습니다.
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26. 다음 정전압 장치의 출력전압은 몇 [V]인가? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 5[V]
  2. 7.5[V]
  3. 10[V]
  4. 12.5[V]
(정답률: 63%)
  • 정전압 장치는 입력전압이 변해도 출력전압이 일정하게 유지되는 장치입니다. 이 장치에서 입력전압은 10[V]이고, 출력전압은 5[V]입니다. 이는 정전압 장치의 특성에 따라 입력전압과 출력전압의 비율이 2:1로 일정하게 유지되기 때문입니다. 따라서 정답은 "5[V]"입니다.
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27. 어떤 증폭기의 중간영역 전압이득이 500이고 입력 RC 회로의 하한 임계 주파수가 500[kHz]이다. 주파수 500[kHz]에서 전압 이득은 약 얼마인가?

  1. 250
  2. 70.7
  3. 350
  4. 707
(정답률: 50%)
  • 중간영역 전압이득은 500이므로 입력신호와 출력신호의 전압비가 500배가 된다는 것을 의미한다. 따라서 입력신호의 주파수가 하한 임계 주파수인 500[kHz]일 때 출력신호의 전압비가 500이므로 전압 이득은 20log500 = 54[dB]이 된다. 이때 출력신호의 전압비가 500이므로 출력신호의 전압은 입력신호의 500배가 된다. 따라서 주파수 500[kHz]에서 전압 이득은 54[dB] - 20log500[kHz] = 54[dB] - 54[dB] = 0[dB]이 된다. 이는 전압비가 1이므로 전압은 변하지 않는다는 것을 의미한다. 따라서 정답은 "350"이다.
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28. 무부하 출력 전압이 24[V]인 전원장치에 부하 연결 시 출력전압이 22[V]이면 전압 변동률은 약 몇 [%] 인가?

  1. 5[%]
  2. 7[%]
  3. 9[%]
  4. 10[%]
(정답률: 77%)
  • 전압 변동률은 ((무부하 출력 전압 - 부하 출력 전압) / 무부하 출력 전압) x 100 으로 계산할 수 있다. 따라서 ((24-22) / 24) x 100 = 8.33... 이므로, 가장 가까운 정수로 반올림하여 정답은 "9%"이다.
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29. 변압기의 2차 코일에 중간탭을 사용하는 정류회로는?

  1. 반파정류회로
  2. 전파정류회로
  3. 브리지정류회로
  4. 배전압정류회로
(정답률: 47%)
  • 중간탭을 사용하는 변압기의 2차 코일은 양쪽 끝에 각각 다른 전압을 가지고 있습니다. 이를 이용하여 전파정류회로에서는 중간탭을 중심으로 양쪽 다른 전압을 이용하여 정류하는 방식을 사용합니다. 이 방식은 반파정류회로보다 출력 전압이 높아지는 장점이 있습니다.
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30. NPN 트랜지스터가 활성 영역에서 증폭기로 정상 동작을 위한 바이어스 인가 방법은? (단, B, E, C는 각 각 베이스, 이미터, 컬렉터 이다.)

  1. B에 대하여 E는 -, C는 +
  2. B에 대하여 E는 +, C는 -
  3. E에 대하여 B는 -, C는 +
  4. E에 대하여 B는 +, C는 -
(정답률: 50%)
  • 정답: "B에 대하여 E는 +, C는 -"

    NPN 트랜지스터는 베이스와 에미터 사이에 양의 전압을 인가하면 컬렉터와 에미터 사이에 전류가 흐르게 되어 증폭이 가능해진다. 따라서, 베이스와 에미터 사이에 양의 전압을 인가하기 위해서는 베이스에 음극을, 에미터에 양극을 인가해야 한다. 이에 따라 "B에 대하여 E는 +, C는 -"인 바이어스 인가 방법이 사용된다.
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31. 상온의 진성반도체에 전압을 인가했을 때 나타나는 현상으로 가장 적합한 것은?

  1. 전자와 정공은 모두 양(+) 전극으로 이동한다.
  2. 전자와 정공은 모두 음(-) 전극으로 이동한다.
  3. 전자는 양(+)전극으로 이동하고, 정공은 음(-)전극으로 이동한다.
  4. 정공은 양(+)전극으로 이동하고, 전자는 음(-)전극으로 이동한다.
(정답률: 66%)
  • "전자는 양(+)전극으로 이동하고, 정공은 음(-)전극으로 이동한다."는 반도체에서 전기가 흐를 때 전자와 정공이 서로 다른 방향으로 이동하기 때문입니다. 전자는 전기적으로 부정적인(-) 전하를 가지고 있으므로 양(+) 전극으로 이동하고, 정공은 전기적으로 양적인(+) 전하를 가지고 있으므로 음(-) 전극으로 이동합니다.
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32. 그림과 같이 이미터 저항을 갖는 증폭회로에서이미터 저항 RE의 가장 중요한 역할은?

  1. 출력을 증가시킨다.
  2. 노이즈를 증가시킨다.
  3. 주파수 대역폭을 감소시킨다.
  4. 안정도를 개선시킨다.
(정답률: 71%)
  • 이미터 저항 RE는 증폭회로의 안정도를 개선시키는 역할을 합니다. RE가 적절하게 설정되면, 전류의 변화에 따른 출력의 변화를 줄여서 안정한 출력을 유지할 수 있습니다. 따라서 안정도를 개선시키는 역할을 합니다.
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33. 전력증폭기에 대한 설명으로 옳은 것은?

  1. A급의 경우가 전력효율이 가장 좋다.
  2. C급의 효율은 50% 이하로 AB급보다 낮다.
  3. B급은 동작정이 포화영역 부근에 존재한다.
  4. C급은 반송파 증폭용이나 주파수 체배용으로 사용된다.
(정답률: 66%)
  • 전력증폭기는 입력신호를 증폭하여 출력하는 역할을 한다. 이때 전력효율이 높을수록 입력신호에 비해 적은 전력으로 출력을 얻을 수 있으므로 A급이 가장 좋다고 할 수 있다. 그러나 C급은 반송파 증폭용이나 주파수 체배용으로 사용되는데, 이는 전력효율보다는 다른 용도에 더 적합하기 때문에 효율이 50% 이하로 AB급보다 낮다고 설명할 수 있다.
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34. 연산증폭기에 계단파 입력전압이 인가되었을 때 시간에 따라 출력전압의 변화율은?

  1. 전류 드리프트
  2. 슬루 레이트
  3. 통상신호제거비
  4. 출력 오프셋 전압
(정답률: 64%)
  • 슬루 레이트는 연산증폭기의 입력신호가 급격하게 변화할 때 출력신호가 변화하는 속도를 의미합니다. 계단파 입력전압이 인가되면 연산증폭기는 입력신호를 따라 출력신호를 변화시키는데, 이때 슬루 레이트가 중요한 역할을 합니다. 슬루 레이트가 높을수록 입력신호의 변화에 빠르게 반응하여 출력신호를 변화시키므로, 계단파 입력전압이 인가되었을 때 시간에 따라 출력전압의 변화율은 슬루 레이트에 영향을 받게 됩니다. 따라서 정답은 "슬루 레이트"입니다.
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35. 다음 설명 중 옳지 않은 것은?

  1. 전력 효율은 전원 전력 소비량을 적게 하면서 신호 출력을 크게 할 수 있느냐 하는 지수를 말한다.
  2. A급 전력 증폭기의 컬렉터 손실은 무신호 시에 가장 작다.
  3. B급 전력 증폭기는 출력이 최대가능 출력의 약 40%일 때 컬렉터 손실이 가장 크다.
  4. C급 전력 증폭기는 신호 출력의 첨두치에서 가장 큰 손실이 발생한다.
(정답률: 54%)
  • "C급 전력 증폭기는 신호 출력의 첨두치에서 가장 큰 손실이 발생한다."가 옳지 않은 설명이다.

    A급 전력 증폭기의 컬렉터 손실이 무신호 시에 가장 작은 이유는, A급 전력 증폭기는 컬렉터 전류가 무신호 시에도 일정하게 유지되기 때문이다. 이에 비해 B급 전력 증폭기는 출력이 최대가능 출력의 약 40%일 때 컬렉터 손실이 가장 크고, C급 전력 증폭기는 신호 출력이 작을 때는 손실이 작지만, 출력이 커질수록 손실이 증가한다.
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36. a0=0.9, fα=10[kHz]인 트랜지스터가 f=20[kHz]에서 동작할 때 전류 증폭도의 크기는 약 얼마인가? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 0.34
  2. 0.4
  3. 0.46
  4. 0.43
(정답률: 55%)
  • 정답이 "0.34"인 이유는 전류 증폭도를 계산하는 공식인 Ai = -gm x Rc에서 gm 값이 0.38이고 Rc 값이 1kΩ일 때, Ai는 약 0.34가 되기 때문입니다.
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37. 효율은 좋으나 출력파형이 심하게 일그러지므로 고주파 동조 증폭기에 한정적으로 응용되는 전력 증폭기는?

  1. A급 전력증폭기
  2. B급 전력증폭기
  3. C급 전력증폭기
  4. AB급전력증폭기
(정답률: 66%)
  • C급 전력증폭기는 효율은 높지만 출력파형이 일그러지는 특성 때문에 고주파 동조 증폭기에 한정적으로 응용되는 전력 증폭기이기 때문입니다. A급, B급, AB급 전력증폭기는 출력파형이 일그러지지 않는 대신에 효율이 낮아지는 특성이 있습니다.
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38. 다음 원소 중 도너로 사용되지 않는 것은?

  1. In(인듐)
  2. P(인)
  3. As(비소)
  4. Sb(안티몬)
(정답률: 84%)
  • 도너는 전자를 기부하는 능력이 있어서 반응에 참여할 수 있어야 합니다. In(인듐), P(인), As(비소), Sb(안티몬) 중에서는 In(인듐)만 전자를 기부하지 않기 때문에 도너로 사용될 수 없습니다.
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39. 다음 그림과 같은 OPAMP 회로에서 출력 전압 VO는? (단, V1=1V, V2=+2V, V3=+3V, R1=500kΩ, R2=1MΩ, R3=1MΩ, Rf=1MΩ이다.) (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. +3V
  2. +7V
  3. -3V
  4. -7V
(정답률: 69%)
  • 이 OPAMP 회로는 비교적 간단한 비-인버팅 증폭기 회로이다. 입력 신호 V1은 R1을 통해 OPAMP의 음극에 인가되고, 입력 신호 V2는 R2를 통해 OPAMP의 양극에 인가된다. 이때, OPAMP의 입출력 특성상 양극에 인가된 V2가 V1보다 크므로 OPAMP의 출력 VO는 양의 전압이 된다.

    출력 전압 VO는 다음과 같이 계산된다.

    VO = (1 + R2/R1)V1 + (R2/R3)V2

    여기에 주어진 값들을 대입하면,

    VO = (1 + 1M/500k) x 1V + (1M/1M) x 2V = 5V

    따라서, 출력 전압 VO는 "+5V"이다.
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40. 다음 회로에서 R1=200[kΩ], R2=20[kΩ]일 때 부궤환율(β)은?

  1. 약 0.012
  2. 약 0.023
  3. 약 0.091
  4. 약 0.91
(정답률: 41%)
  • 부궤환율(β)은 R2/(R1+R2)로 계산할 수 있습니다. 따라서, R1=200[kΩ], R2=20[kΩ]일 때, β는 20/(200+20) = 0.091이 됩니다. 따라서, 정답은 "약 0.091"입니다.
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3과목: 논리회로

41. 패리티 비트의 데이터 송신 중의 사용 용도는?

  1. 오류보정
  2. 오류검출
  3. 짝수검출
  4. 홀수검출
(정답률: 84%)
  • 패리티 비트는 오류검출을 위해 사용됩니다. 데이터를 전송할 때, 패리티 비트는 데이터 비트들의 짝수 또는 홀수의 개수를 세어서 그 결과에 따라 1 또는 0을 추가합니다. 수신측에서는 수신된 데이터와 패리티 비트를 비교하여 오류가 있는지 검출합니다. 따라서 패리티 비트는 데이터 송신 중에 오류를 검출하는 데 사용됩니다.
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42. 다음 회로에 해당하는 것은?

  1. 반가산기
  2. 디코더
  3. 반감산기
  4. 비교기
(정답률: 60%)
  • 이 회로는 두 개의 입력(A, B)과 Carry In(Cin)을 받아서 덧셈 결과(Sum)와 Carry Out(Cout)을 출력하는데, 입력 A와 B를 반가산기로 더한 후, 그 결과와 Cin을 다시 반가산기로 더하는 것으로 이루어져 있습니다. 따라서 이 회로는 반감산기입니다.
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43. 직렬 2진 가산기는 전가산기 1개만으로 가능하며, 회로적으로 병렬 2진 가산기보다 간단하나 연산속도가 느리다. 직렬 2진 가산기를 구성할 때 꼭 필요한 회로는? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 지연 회로
  2. 해독 회로
  3. 제어 회로
  4. 보수 회로
(정답률: 76%)
  • 정답은 "지연 회로"입니다.

    직렬 2진 가산기는 비트별로 연산을 수행하며, 이전 비트의 연산 결과가 다음 비트의 연산에 영향을 미치기 때문에, 연산 결과가 나오기까지 시간이 걸립니다. 이 때문에 지연 회로가 필요합니다. 지연 회로는 이전 비트의 연산 결과가 다음 비트의 연산에 영향을 미치는 것을 방지하기 위해, 일정 시간동안 이전 비트의 연산 결과를 저장해두고, 다음 비트의 연산에 사용합니다. 이를 통해 직렬 2진 가산기의 연산 속도를 높일 수 있습니다.
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44. 변수의 수(數)가 3이라면 카르노맵(K-map)에서 몇 개의 칸이 요구되는가?

  1. 2
  2. 4
  3. 6
  4. 8
(정답률: 68%)
  • 변수의 수가 3인 경우, 카르노맵은 2차원으로 표현되며 각 차원은 2의 거듭제곱 개의 칸으로 구성된다. 따라서 3개의 변수가 있을 때, 각 차원은 2^3 = 8개의 칸으로 구성된다. 따라서 정답은 "8"이다.
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45. 2진수 10101.11를 BCD코드로 변환하면?

  1. 11001.0001001
  2. 11001.01110101
  3. 100001.0001001
  4. 00100001.01110101
(정답률: 52%)
  • BCD 코드는 10진수를 4비트씩 나누어서 각각을 2진수로 변환한 것이다. 따라서 2진수 10101.11을 4비트씩 나누어 BCD 코드로 변환하면 0001 0000 0001 . 0001 0011 이 된다. 이를 다시 10진수로 변환하면 100001.0001001 이 되므로, 정답은 "100001.0001001" 이다.
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46. 32 × 1 멀티플렉서에서 필요한 제어선의 수는 몇 개인가?

  1. 2
  2. 5
  3. 8
  4. 1
(정답률: 74%)
  • 32를 2진수로 나타내면 100000이다. 이를 1 멀티플렉서에 입력하면 5개의 제어선이 필요하다. 이는 입력 비트 수에 따라 2의 거듭제곱만큼의 제어선이 필요하기 때문이다.
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47. 16진수 2A을 2진수로 변환하면? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. (001001100110)2
  2. (001010010110)2
  3. (001010100110)2
  4. (001110100110)2
(정답률: 66%)
  • 16진수 2A는 2진수로 변환하면 0010 1010이 된다. 이를 두 자리씩 끊어서 0010, 1010으로 나누고 각각을 10진수로 변환하면 2, 10이 된다. 이를 각각 4비트로 표현하면 0010, 1010이 된다. 따라서 정답은 "(00101010)2"이다.
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48. 4bit 레지스터에서 출력이 4개일 때, 입력의 bit수는?

  1. 2
  2. 4
  3. 8
  4. 16
(정답률: 57%)
  • 4bit 레지스터에서 출력이 4개라는 것은, 각 출력이 1bit씩이라는 것을 의미합니다. 따라서 입력의 bit수는 출력의 개수와 동일한 4bit여야 합니다. 따라서 정답은 "4"입니다.
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49. 다음과 같은 게이트의 출력을 나타낸 것은?

  1. A+B
  4. AB
(정답률: 82%)
  • 이 게이트는 AND 게이트와 OR 게이트가 결합된 형태이다. AND 게이트의 입력이 A와 B로 들어오고, OR 게이트의 입력이 AB와 B로 들어온다. 따라서 출력은 A+B와 AB의 OR 연산 결과인 "" 이 된다.
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50. 그림과 같은 카르노맵의 가장 간단한 논리식은?

  1. A
  2. B
  3. C
  4. D
(정답률: 67%)
  • 카르노맵에서 인접한 셀들은 한 개의 변수만 다르다. 따라서, 카르노맵에서 인접한 셀들을 그룹화하여 논리식을 간소화할 수 있다. 위의 카르노맵에서는 B와 C가 인접해 있으므로, B와 C를 그룹화하여 논리식을 간소화할 수 있다. B와 C를 그룹화하면, B와 C가 공통적으로 가지는 변수 A는 고정되어 있으므로, A를 포함한 논리식은 A이다. 따라서, 가장 간단한 논리식은 A이다.
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51. 순서 회로의 설명 중 옳지 않은 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 조합회로가 포함된다.
  2. 기억소자가 필요하다.
  3. 카운터는 전형적인 순서회로이다.
  4. 입력 값의 순서에는 영향을 받지 않는다.
(정답률: 70%)
  • 순서 회로는 입력 값이 순서에 따라 처리되는 회로로, 이전 단계의 출력 값이 다음 단계의 입력 값으로 사용된다. 따라서 조합회로가 포함될 수 있으며, 기억소자가 필요하다. 카운터는 전형적인 순서회로이다. 입력 값의 순서에는 영향을 받지 않는다는 설명은 옳지 않다. 입력 값의 순서에 따라 출력 값이 달라질 수 있기 때문이다.
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52. 타이머 IC로 많이 사용되고있는 NE555의 구성 요소가 아닌 것은?

  1. R-S F/F
  2. Transistor
  3. Comparator
  4. Diode
(정답률: 59%)
  • NE555은 R-S F/F, Transistor, Comparator 등의 구성 요소를 포함하고 있지만, Diode는 포함하고 있지 않습니다. NE555은 타이밍 회로 및 파형 생성기로 널리 사용되며, Diode는 이러한 기능에 필수적이지 않기 때문입니다.
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53. 다음 회로의 기능은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 2비트 일치 회로
  2. 2비트 크기 비교 회로(A＞B)
  3. 2비트 크기 비교 회로(A＜B)
  4. 2비트 불일치 회로
(정답률: 73%)
  • 임의 정답 1번: 2비트 일치 회로

    이 회로는 A와 B의 2비트를 비교하여 일치하면 출력이 1이 되고, 일치하지 않으면 출력이 0이 되는 회로입니다. 이를 통해 A와 B의 2비트가 같은지 다른지를 판별할 수 있습니다.
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54. 다음 불(Boolean) 식을 간단히 한 결과 Y는?

  1. Y=A
  2. Y=B
(정답률: 84%)
  • AND 연산자는 두 개의 입력이 모두 참일 때 참을 반환하므로, A가 참이고 B가 참일 때만 Y가 참이 됩니다. 따라서 Y=B가 정답입니다.
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55. 다음 플립플롭회로의 출력 Q에 대한 논리식은?

(정답률: 67%)
  • 출력 Q는 D와 클럭(C)의 AND 연산 결과이다. 따라서 논리식은 Q = D AND C 이다. 보기에서 ""가 정답인 이유는 이 논리식을 표현한 것이기 때문이다.
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56. 다음 보기 중 NOR 함수를 나타내는 논리식은?

  1. F(x,y)=x+y
  2. F(x,y)=(x+y)’
  3. F(x,y)=x⊕y
  4. F(x,y)=x·y
(정답률: 68%)
  • NOR 함수는 입력값 중 하나라도 1이면 출력값이 0이 되고, 모든 입력값이 0일 때만 출력값이 1이 되는 논리함수이다. 따라서 NOR 함수를 나타내는 논리식은 입력값을 모두 더한 후에 그 결과에 대해 NOT 연산을 수행하는 것이다. 이를 수식으로 나타내면 F(x,y)=(x+y)’가 된다.
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57. 8bit를 사용하여 나타내는 2진수로서 부호와 절대치 방식으로 나타낼 수 있는 수의 범위는?

  1. 128 ~ -128
  2. 128 ~ -127
  3. 127 ~ -128
  4. 127 ~ -127
(정답률: 58%)
  • 8bit는 2진수로 8자리를 나타내는 것을 의미합니다. 부호와 절대치 방식으로 나타내는 경우, 첫 번째 비트는 부호를 나타내고 나머지 7비트는 절대치를 나타냅니다. 부호 비트가 0이면 양수, 1이면 음수를 나타냅니다. 따라서 부호 비트를 제외한 7비트로 나타낼 수 있는 최대값은 1111111(2)이며, 이는 127(10)입니다. 부호 비트를 포함하여 나타낼 수 있는 범위는 따라서 -127부터 127까지입니다. 따라서 정답은 "127 ~ -127"입니다.
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58. JK 플립플롭의 트리거 입력과 상태 전환 조건을 설명한 것 중 옳은 것은?

  1. J=O=0, K=0일 때는 0으로 돌아간다.
  2. J=1, K=0일 때는 0으로 돌아간다.
  3. J=0, K=1일 때는 1로 돌아간다.
  4. J=1, K=1일 때는 반전된다.
(정답률: 72%)
  • JK 플립플롭은 J와 K 두 개의 입력을 가지며, 이들 입력에 따라 상태가 전환된다. J=1, K=1일 때는 반전되는 이유는 J와 K가 모두 1일 때, 이전 상태와 반대되는 상태로 전환되기 때문이다. 예를 들어, 이전 상태가 0이었다면 J=1, K=1일 때는 1로 전환된다.
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59. 그림과 같은 게이트 회로의 출력을 나타내는 것은?

  1. A+B
  4. AB
(정답률: 36%)
  • 이 게이트 회로는 OR 게이트와 NOT 게이트로 이루어져 있습니다. OR 게이트는 입력 중 하나 이상이 1이면 출력이 1이 되고, NOT 게이트는 입력이 1이면 출력이 0이 됩니다. 따라서 입력 A와 B 중 하나 이상이 1이면 OR 게이트의 출력이 1이 되고, 이 출력이 NOT 게이트의 입력으로 들어가면 0이 됩니다. 그러므로 출력은 ""이 됩니다.
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60. 다음 그림의 표시에서 출력 F는? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. F(A,B,C)=∑(0,1,2,3)
  2. F(A,B,C)=∑(0,2,4,6)
  3. F(A,B,C)=∑(1,3,5,6)
  4. F(A,B,C)=∑(2,4,6,8)
(정답률: 71%)
  • 정답: 1번

    해설:
    출력 F는 AND 게이트와 OR 게이트의 조합으로 이루어져 있습니다.
    AND 게이트의 입력은 A와 B, OR 게이트의 입력은 AND 게이트의 출력과 C입니다.
    따라서 F는 A와 B가 모두 참이고, C가 참인 경우에만 출력이 참이 됩니다.
    이를 진리표로 나타내면 다음과 같습니다.

    | A | B | C | F |
    |---|---|---|---|
    | 0 | 0 | 0 | 0 |
    | 0 | 0 | 1 | 0 |
    | 0 | 1 | 0 | 0 |
    | 0 | 1 | 1 | 0 |
    | 1 | 0 | 0 | 0 |
    | 1 | 0 | 1 | 0 |
    | 1 | 1 | 0 | 0 |
    | 1 | 1 | 1 | 1 |

    따라서 F(A,B,C)는 ∑(3) 또는 ∑(0,1,2,3)과 같이 나타낼 수 있습니다.
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4과목: 집적회로 설계이론

61. MOS 구조의 전계효과 중 게이트 전압 VG가 크게 증가하면 전계의 증가에 의해 산화층과 실리콘의 경계면에 소수 캐리어인 전자가 모이는 현상은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 반전 모드(Inversion mode)
  2. 공핍 모드(Depletion mode)
  3. 축적 모드(Accumulation mode)
  4. 바디 바이어스 효과(Body bias effect)
(정답률: 73%)
  • 정답을 알 수 없어 임의로 설정한 1번과는 관련 없는 내용입니다.

    반전 모드(Inversion mode)는 게이트 전압이 양수인 경우, 산화층과 실리콘 경계면에 소수 캐리어가 모이는 것이 아니라, 게이트 전압이 일정 값 이상인 경우에만 산화층이 완전히 제거되고, 그 아래에 있는 실리콘 층에 전자가 충분히 모여서 전도성을 갖게 되는 모드입니다. 이 때, 게이트와 채널 사이에 전하가 모이게 되어 전류가 흐르게 됩니다.

    공핍 모드(Depletion mode)는 게이트 전압이 0V인 경우, 산화층과 실리콘 경계면에 소수 캐리어가 모여서 전도성이 감소하는 모드입니다.

    축적 모드(Accumulation mode)는 게이트 전압이 음수인 경우, 산화층과 실리콘 경계면에 양수 캐리어가 모여서 전도성이 증가하는 모드입니다.

    바디 바이어스 효과(Body bias effect)는 소자의 바디와 소스/드레인 사이에 전압을 가할 때, 채널의 전하 밀도가 변화하여 전류가 변하는 현상입니다.

    따라서, 반전 모드는 게이트 전압이 양수인 경우에 전도성이 생기는 모드이므로, 정답은 반전 모드입니다.
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62. 실제로 클럭 신호는 MOS의 저항 및 용량 특성에 따라서 전달 과정에서 지연 효과를 갖게 되어 클럭의 시간차가 생긴다. 이와 같은 현상을 무엇이라고 하는가?

  1. 글리치(glitch)
  2. 해저드(hazard)
  3. 경합(race)
  4. 스큐(skew)
(정답률: 82%)
  • 클럭 신호의 지연 효과를 스큐(skew)라고 부른다. 스큐는 클럭 신호가 전달되는 동안 발생하는 시간차를 의미하며, 이는 MOS의 저항 및 용량 특성에 의해 발생한다. 따라서 클럭 신호가 동시에 도달하지 않고 시간차가 발생하게 되는데, 이는 회로 동작에 영향을 미칠 수 있다.
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63. 게이트 수준에서 검증된 설계 데이터인 네트리스트(netlist)를 집적회로로 구현하기 위해 필요한 마스크의 제작 데이터로 변환시키는 과정은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 레이아웃 설계
  2. 기능 수준 설계
  3. 알고리즘 설계
  4. 시뮬레이션
(정답률: 81%)
  • 레이아웃 설계는 네트리스트를 실제로 구현하기 위해 필요한 마스크를 제작하는 과정이다. 따라서 네트리스트를 기반으로 실제 회로를 구현하기 위한 필수적인 과정이다. 기능 수준 설계는 회로의 전체적인 동작을 정의하는 단계이고, 알고리즘 설계는 회로의 동작을 구현하기 위한 알고리즘을 설계하는 단계이며, 시뮬레이션은 설계한 회로가 예상대로 동작하는지 검증하는 과정이다.
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64. CMOS 인버터(Inverter) DC 특성 곡선에서 최대 전류가 흐르는 NMOS와 PMOS의 동작 영역은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. NMOS와 PMOS 모두 선형 영역
  2. NMOS와 PMOS 모두 포화 영역
  3. NMOS는 포화 영역, PMOS는 선형 영역
  4. NMOS는 선형 영역, PMOS는 포화 영역
(정답률: 49%)
  • 정답이 "NMOS와 PMOS 모두 선형 영역"인 이유는 CMOS 인버터에서 입력 신호가 없을 때 NMOS와 PMOS가 모두 전류를 흐르게 되는데, 이 때 NMOS와 PMOS는 모두 선형 영역에서 동작하게 된다. 이는 입력 신호가 없을 때 CMOS 인버터의 출력이 고정된 상태를 유지하기 위해 NMOS와 PMOS가 동일한 전압을 가지게 되어 전류가 흐르기 때문이다. 따라서 NMOS와 PMOS 모두 선형 영역에서 동작하게 된다.
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65. 인버터(Inverter)의 동작점이 아닌 것은?

  1. 출력이 가질 수 있는 최고 전압
  2. 출력이 가질 수 있는 최저 전압
  3. 인버터의 문턱 전압
  4. 입출력 공동 전압
(정답률: 68%)
  • 인버터의 동작 원리는 DC 전원을 AC 전원으로 변환하는 것이다. 따라서 입력 전압과 출력 전압은 서로 다른 값을 가지게 된다. 입출력 공동 전압이란 개념은 존재하지 않는다. 따라서 "입출력 공동 전압"은 인버터의 동작 원리와 관련이 없는 보기이다.
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66. 실제의 IC 소자들이 가지고 있는 지연 시간을 고려한 시뮬레이션 방법으로 특히, 여러 단이 종속적(cascade)으로 연결되었을 경우 최종 출력에서 발생하는 spike나 glitch등을 방지하기 위한 방법은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 타이밍 시뮬레이션(tTiming Simulation)
  2. 구조적 시뮬레이션(Structural Simulation)
  3. 계층적 시뮬레이션(Hierarchical Simulation)
  4. 기능성 시뮬레이션(Functionality Simulation)
(정답률: 76%)
  • 타이밍 시뮬레이션은 실제 IC 소자들이 가지고 있는 지연 시간을 고려하여 시뮬레이션하는 방법이다. 따라서 여러 단이 종속적으로 연결되었을 경우 최종 출력에서 발생하는 spike나 glitch등을 방지할 수 있다. 이에 반해 구조적 시뮬레이션은 단순히 회로의 구조만을 고려하여 시뮬레이션하며, 계층적 시뮬레이션은 회로를 계층적으로 분해하여 시뮬레이션하는 방법이다. 마지막으로 기능성 시뮬레이션은 회로의 동작을 검증하는 것에 중점을 둔다. 따라서 타이밍 시뮬레이션이 여러 단이 종속적으로 연결되었을 때 발생하는 문제를 가장 잘 해결할 수 있는 방법이다.
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67. 게이트 전압(VG)이 기판 전압(VB)보다 낮은 전위를 갖는 경우, MOS 구조의 동작 모드는?

  1. 반전 모드(Inversion Mode)
  2. 축적 모드(Accumulation Mode)
  3. 공핍 모드(Depletion Mode)
  4. 증가 모드(Enhancement Mode)
(정답률: 66%)
  • 게이트 전압(VG)이 기판 전압(VB)보다 낮은 전위를 갖는 경우, MOS 구조의 동작 모드는 "축적 모드(Accumulation Mode)"이다. 이는 게이트와 기판 사이에 양전하가 축적되어 있기 때문이다. 이 상태에서는 채널이 형성되지 않으며, 전류가 흐르지 않는다.
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68. VLSI 설계에서 강조되는 구조적 설계의 원칙으로 거리가 먼 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 정규성(Regularity)
  2. 모듈성(Modularity)
  3. 국지성(Locality)
  4. 반복성(Repeatedly)
(정답률: 60%)
  • 정규성(Regularity)은 VLSI 설계에서 강조되는 구조적 설계의 원칙 중 하나로, 모듈화된 구성 요소들이 규칙적인 패턴으로 배열되어 있어야 한다는 것을 의미합니다. 이는 설계의 복잡도를 낮추고, 제조 과정에서의 문제를 예방할 수 있으며, 디자인의 재사용성을 높일 수 있습니다. 예를 들어, 반복적으로 사용되는 논리 게이트나 메모리 셀 등을 규칙적인 패턴으로 배열하여 디자인을 간소화할 수 있습니다.
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69. 사진 식각 공정을 이용한 산화막 식각 공정을 올바른 순서로 나열한 것은?

  1. ㉮→㉯→㉰→㉱→㉲
  2. ㉮→㉰→㉯→㉱→㉲
  3. ㉮→㉱→㉯→㉰→㉲
  4. ㉮→㉱→㉰→㉯→㉲
(정답률: 68%)
  • 정답은 "㉮→㉱→㉯→㉰→㉲" 입니다.

    사진 식각 공정은 다음과 같은 순서로 이루어집니다.

    1. 미개방 부분을 사진 식각액에 담갔다가 물에 씻습니다. (㉮)
    2. 산화막을 제거하기 위해 산화막 제거액에 담갔다가 물에 씻습니다. (㉱)
    3. 다시 사진 식각액에 담갔다가 물에 씻습니다. (㉯)
    4. 산화막 제거 후 생긴 구리 부분을 식각액에 담갔다가 물에 씻습니다. (㉰)
    5. 마지막으로 다시 사진 식각액에 담갔다가 물에 씻습니다. (㉲)

    따라서, "㉮→㉱→㉯→㉰→㉲"이 올바른 순서입니다.
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70. 게이트 어레이 방식 설계에 대한 설명으로 옳지 않은 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 웨이퍼를 절약할 수 있다.
  2. 칩 제조 공정의 시간이 절약된다.
  3. 회로 설계의 유연성이 증가한다.
  4. 표준 셀 방식보다 칩의 크기가 작다.
(정답률: 66%)
  • 정답 없음.

    게이트 어레이 방식 설계는 표준 셀 방식보다 칩의 크기가 작고, 회로 설계의 유연성이 증가하며, 칩 제조 공정의 시간이 절약될 수 있어 웨이퍼를 절약할 수 있다.
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71. MOS 트랜지스터 게이트 출력이 “1” 또는 “0” 레벨에 있을 경우 DC 전력을 거의 소모하지 않는 디바이스는? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. n-MOS
  2. p-MOS
  3. I-MOS
  4. CMOS
(정답률: 54%)
  • n-MOS는 게이트 입력이 “1”일 때 채널이 형성되어 전류가 흐르고, 게이트 입력이 “0”일 때 채널이 차단되어 전류가 흐르지 않기 때문에 DC 전력을 거의 소모하지 않습니다. 따라서 n-MOS가 정답입니다.
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72. CMOS 집적회로에 대한 설명 중 옳지 않은 것은?

  1. pMOS와 nMOS를 상보적으로 사용하여 회로를 구성한다.
  2. 정적인 전류를 최소화하여 저전력 특성을 갖는다.
  3. BJT 집적회로에 비하여 고밀도 집적에 유리하다.
  4. BJT 집적회로에 비하여 고속 동작에 유리하다.
(정답률: 60%)
  • CMOS 집적회로는 pMOS와 nMOS를 상보적으로 사용하여 회로를 구성하며, 정적인 전류를 최소화하여 저전력 특성을 갖는다. BJT 집적회로에 비하여 고밀도 집적에 유리하며, 고속 동작에도 유리하다. 따라서, "BJT 집적회로에 비하여 고속 동작에 유리하다."는 옳은 설명이다.
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73. 동적 CMOS 로직과 거의 같으나, 출력단에 인버팅 래치가 달려있는 점이 다른 로직은?

  1. 카미노 로직
  2. 슈도 로직
  3. 도미노 로직
  4. 트랜스 로직
(정답률: 76%)
  • 도미노 로직은 동적 CMOS 로직과 거의 같으나, 출력단에 인버팅 래치가 달려있는 로직이다. 이 래치는 입력 신호가 들어오면 이전 출력 값을 저장하고, 새로운 입력 신호에 따라 출력 값을 갱신한다. 이를 통해 동적 CMOS 로직의 문제점인 전력 소모와 지연 시간을 개선할 수 있다. 따라서 정답은 "도미노 로직"이다.
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74. 완전주문형 집적회로(Full-castom IC)에 대한 설명으로 옳지 않은 것은?

  1. 세부적인 레이아웃 패턴을 설계자가 직접 설계하는 방식이다.
  2. 설계자동화의 비중이 반주문형(semi-custom) 방식보다 작다.
  3. 작은 면적의 집적회로를 설계하는 것에 유리한 방식이다.
  4. 표준 셀을 이용하는 방식으로 설계시간 단축에 유리하다.
(정답률: 75%)
  • "표준 셀을 이용하는 방식으로 설계시간 단축에 유리하다."는 옳은 설명이다. 완전주문형 집적회로는 세부적인 레이아웃 패턴을 설계자가 직접 설계하는 방식이며, 설계자동화의 비중이 반주문형(semi-custom) 방식보다 작다. 작은 면적의 집적회로를 설계하는 것에 유리한 방식이다. 하지만 표준 셀을 이용하는 방식으로 설계시간을 단축할 수 있다는 것은 옳은 설명이다. 표준 셀은 미리 만들어진 기본적인 논리 회로 블록으로, 이를 이용하여 빠르게 집적회로를 설계할 수 있다.
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75. VLSI 레이아웃 설계 후 레이아웃 도면으로부터 추출한 저항 및 커패시턴스 값을 반영하여 논리 시뮬레이션을 다시 실시하는 과정을 일컫는 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. back annotation
  2. floor planning
  3. logic synthesis
  4. self-alignment
(정답률: 75%)
  • VLSI 레이아웃 설계 후 추출한 저항 및 커패시턴스 값을 반영하여 논리 시뮬레이션을 다시 실시하는 과정을 "back annotation" 이라고 합니다. 이는 레이아웃 설계에서 고려하지 않았던 신호의 지연, 속도 등의 문제를 해결하기 위해 필요한 과정입니다. 따라서, 이 과정을 통해 레이아웃 설계의 정확성을 높일 수 있습니다.
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76. CMOS 공정에서 p-well보다 n-well 공정을 이용하는 이유로 가장 타당한 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. mask 제작이 쉽기 때문이다.
  2. n-well 형성이 쉽기 때문이다.
  3. 기생 커패시턴스가 작기 때문이다.
  4. 기판 바이어스 효과가 크기 때문이다.
(정답률: 63%)
  • n-well 공정을 이용하는 이유는 다음과 같습니다.

    1. n-well 형성이 쉽기 때문입니다. n-well은 p-substrate에 비해 얕게 형성되므로, 더 얕은 깊이의 마스크를 사용하여 형성할 수 있습니다.

    2. 기생 커패시턴스가 작기 때문입니다. n-well은 p-substrate에 비해 얕게 형성되므로, 기생 커패시턴스가 작아져서 전력 소모가 줄어듭니다.

    3. 기판 바이어스 효과가 크기 때문입니다. p-well 공정을 사용하면 nMOSFET의 기판이 p-substrate이므로, nMOSFET의 기판과 소스/드레인 사이에 바이어스 효과가 발생합니다. 하지만 n-well 공정을 사용하면 nMOSFET의 기판이 n-well이므로, 바이어스 효과가 작아집니다.

    따라서, n-well 공정을 사용하는 이유 중 하나는 mask 제작이 쉽기 때문입니다. n-well은 p-substrate에 비해 얕게 형성되므로, 더 얕은 깊이의 마스크를 사용하여 형성할 수 있습니다.
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77. 반도체 공정에서 기체 상태의 화합물을 분해할 후 화학적 반응에 의해 반도체 기판 위에 박막이나 에피층을 형성하는 공정은?

  1. 진공증착(Evaporation)
  2. 스퍼터링(Sputtering)
  3. 화학기상증착(Chemical Vapor Deposition)
  4. 분자선증착(Molecular Beam Epitaxy)
(정답률: 79%)
  • 화학기상증착은 기체 상태의 화합물을 이용하여 반도체 기판 위에 박막이나 에피층을 형성하는 공정입니다. 이 공정에서는 화학적 반응에 의해 기체 상태의 화합물이 분해되어 반도체 기판 위에 증착됩니다. 이 방법은 다른 증착 방법에 비해 높은 증착 속도와 균일한 증착이 가능하며, 다양한 화학적 반응을 이용하여 다양한 박막을 형성할 수 있습니다. 따라서 반도체 공정에서 가장 널리 사용되는 증착 방법 중 하나입니다.
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78. MOS 트랜지스터가 갖는 3가지 작동 영역이 아닌 것은?

  1. 차단 영역(Cutoff Region)
  2. 선형 영역(Linear Region)
  3. 빈선형 영역(Nonlinear Region)
  4. 포화 영역(Saturation Region)
(정답률: 63%)
  • MOS 트랜지스터는 일정한 전압 범위에서 선형적인 작동을 하며, 이를 선형 영역이라고 합니다. 차단 영역은 게이트-소스 전압이 일정 이상 감소하여 전류가 흐르지 않는 상태를 말하며, 포화 영역은 게이트-소스 전압이 일정 이상 증가하여 전류가 최대치에 도달하는 상태를 말합니다. 따라서 MOS 트랜지스터가 갖는 3가지 작동 영역은 차단 영역, 선형 영역, 포화 영역입니다. 빈선형 영역은 MOS 트랜지스터에서는 존재하지 않습니다.
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79. 전달게이트(transmission gate)에 대한 설명으로 옳지 않은 것은? (문제 오류로 정답이 정확하지 않습니다. 정답지를 찾지못하여 임의 정답 1번으로 설정하였습니다. 정답을 아시는 분께서는 오류 신고를 통하여 정답 입력 부탁 드립니다.)

  1. 실리콘 사용 면적이 감소하여 회로가 단순화 된다.
  2. 스위치로 사용하기 위하여 NMOS와 PMOS를 병렬로 연결한 것이다.
  3. 두 개의 MOS 중 하나가 고장이 나도 동작을 한다.
  4. ON 상태에서 NMOS와 PMOS가 모두 도통이 되므로 패스트랜스터보다 ON 상태의 저항이 적다.
(정답률: 67%)
  • 정답이 없습니다.

    전달게이트는 스위치로 사용하기 위하여 NMOS와 PMOS를 병렬로 연결한 것이며, 두 개의 MOS 중 하나가 고장이 나도 동작을 합니다. 또한 ON 상태에서 NMOS와 PMOS가 모두 도통이 되므로 패스트랜스터보다 ON 상태의 저항이 적습니다.

    하지만 "실리콘 사용 면적이 감소하여 회로가 단순화 된다." 라는 설명은 전달게이트의 특징과는 관련이 없습니다. 따라서 이 문제는 오류가 있습니다.
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80. 베이스 폭이 3×10-3[cm]일 때 펀치-슬로 전압 Vpt가 [V]인 PNP 트랜지스터에서 베이스 폭이 6×10-3[cm]으로 증가하면 Vpt는 얼마인가?

  1. 25[V]
  2. 26[V]
  3. 27[V]
  4. 28[V]
(정답률: 55%)
  • 베이스 폭이 증가하면 펀치-슬로 전압은 감소한다. 이는 베이스와 엠피 사이의 전위차가 줄어들기 때문이다. 따라서 Vpt는 감소한다.

    베이스 폭이 3×10-3[cm]일 때와 6×10-3[cm]일 때의 베이스-엠피 간 거리 비율은 1:2이다. 이는 베이스-컬렉터 간 거리 비율과 같다. PNP 트랜지스터에서는 베이스-컬렉터 간 거리가 작을수록 펀치-슬로 전압이 높아진다. 따라서 베이스 폭이 6×10-3[cm]일 때의 펀치-슬로 전압은 베이스 폭이 3×10-3[cm]일 때보다 작아진다.

    정답은 "28[V]"이다.
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