반도체커스텀레이아웃산업기사 필기 기출문제복원 (2016-05-08)

반도체커스텀레이아웃산업기사 2016-05-08 필기 기출문제 해설

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반도체커스텀레이아웃산업기사
(2016-05-08 기출문제)

목록

1과목: 반도체공학

1. 과대전류에 대한 보호용으로 사용되는 다이오드는?

  1. 제너 다이오드
  2. 터널 다이오드
  3. 리드 다이오드
  4. 본드형 다이오드
(정답률: 86%)
  • 제너 다이오드는 역방향 항복 전압을 정밀하게 조절할 수 있어, 전압을 일정하게 유지하는 정전압 회로 및 과대전류로부터 회로를 보호하는 보호용으로 사용됩니다.
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2. 반도체 공정에서 산화막 공정의 목적과 거리가 먼 것은?

  1. 표면 유전성(surface dielectric) 효과
  2. 표면 안정화(surface passivation) 효과
  3. 이온주입 및 불순물 확산공정에 대한 마스킹(selective masking) 효과
  4. 저온증착(Low Temperature Chemical Vapor Deposition) 효과
(정답률: 77%)
  • 산화막 공정은 실리콘 표면에 $SiO_2$ 층을 형성하여 절연, 보호, 마스킹 등의 목적으로 사용됩니다. 저온증착(Low Temperature Chemical Vapor Deposition) 효과는 산화막 형성의 목적이 아니라 박막을 증착하는 별도의 공정 방식에 해당합니다.
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3. 바이폴라 트랜지스터 존재하는 접합은?

  1. 베이스(Base) - 소스(Source) 접합
  2. 이미터(Emitter) - 드레인(Drain) 접합
  3. 컬렉터(Collector) - 베이스(Base) 접합
  4. 이미터(Emitter) - 컬렉터(Collector) 접합
(정답률: 73%)
  • 바이폴라 트랜지스터(BJT)는 이미터(Emitter), 베이스(Base), 컬렉터(Collector) 세 단자로 구성되며, 이들 사이에 PN 접합이 형성됩니다.

    오답 노트
    소스(Source), 드레인(Drain): MOSFET 소자의 단자 명칭임
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4. 바이폴라 트랜지스터에서 이미터-베이스 접합에 순방향 바이어스, 컬렉터-베이스 접합에 순방향 바이어스 전압을 걸었을 때의 트랜지스터의 동작 상태는?

  1. 활성 상태
  2. 포화 상태
  3. 차단 상태
  4. 역활성 상태
(정답률: 68%)
  • 바이폴라 트랜지스터(BJT)에서 이미터-베이스(E-B) 접합과 컬렉터-베이스(C-B) 접합 모두에 순방향 바이어스가 인가되면, 전하 운반자가 포화되어 최대 전류가 흐르는 포화 상태가 됩니다.

    오답 노트
    활성 상태: E-B 순방향, C-B 역방향
    차단 상태: E-B 역방향, C-B 역방향
    역활성 상태: E-B 역방향, C-B 순방향
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5. 반도체에서 전자가 원자의 속박으로부터 벗어나 전계에 의해 자유롭게 움직일 수 있는 에너지대는?

  1. 가전자대
  2. 충만대
  3. 금지대
  4. 전도대
(정답률: 82%)
  • 반도체에서 전자가 원자의 구속에서 벗어나 자유롭게 움직이며 전류를 흐르게 할 수 있는 에너지 영역을 전도대라고 합니다.

    오답 노트
    가전자대: 전자가 원자에 속박되어 있는 에너지대
    금지대: 전자가 존재할 수 없는 에너지 간격
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6. pn접합이 순방향 바이어스일 때 동작으로 옳은 것은?

  1. p형 반도체의 정공만 n형 반도체로 이동한다.
  2. n형 반도체의 전자만 p형 반도체로 이동한다.
  3. 전류가 흐르지 않는다.
  4. 두 반도체의 다수 캐리어가 서로 상대편 영역으로 이동한다.
(정답률: 86%)
  • pn접합에 순방향 바이어스를 걸어주면 전위 장벽이 낮아져, p형 반도체의 다수 캐리어인 정공과 n형 반도체의 다수 캐리어인 전자가 서로 상대편 영역으로 확산되어 이동하며 전류가 흐르게 됩니다.
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7. 에너지 밴드의 종류에 해당하지 않는 것은?

  1. 가전자대
  2. 금지대
  3. 전자대
  4. 전도대
(정답률: 81%)
  • 에너지 밴드는 전자가 존재할 수 있는 가전자대(Valence Band), 전도대(Conduction Band)와 전자가 존재할 수 없는 금지대(Forbidden Band/Energy Gap)로 구성됩니다.

    오답 노트
    전자대: 에너지 밴드의 공식 명칭에 해당하지 않는 용어입니다.
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8. 원자번호 14인 Si 원자의 최외각(M각) 전자는 몇 개인가?

  1. 2
  2. 4
  3. 8
  4. 10
(정답률: 89%)
  • 원자번호 14인 Si(규소)의 전자 배치는 K각 2개, L각 8개, M각 4개로 구성됩니다. 따라서 최외각인 M각 전자는 4개입니다.
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9. 실리콘 pn접합의 형태를 이루고 있으며, 역방향 직류 전원에서 동작하며, 역방향 항복에 이르면 전류가 급격히 변하여도 항복 전압은 거의 일정한 소자는?

  1. 정류기(rectifier)
  2. 바랙터 다이오드(varactor diode)
  3. 스위칭 다이오드(switching diode)
  4. 제너 다이오드(zener diode)
(정답률: 84%)
  • 제너 다이오드(zener diode)는 역방향 항복 영역에서 동작하도록 설계된 소자로, 항복 전압에 도달하면 전류가 급격히 증가해도 전압이 일정하게 유지되는 특성이 있어 전압 조절기에 주로 사용됩니다.
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10. 단순입방의 구조를 갖는 반도체 재료에서 1개의 단위 셀당 포함되는 원자의 개수는?

  1. 1
  2. 2
  3. 3
  4. 4
(정답률: 80%)
  • 단순입방(Simple Cubic) 구조는 정육면체의 각 꼭짓점에만 원자가 위치합니다. 각 꼭짓점의 원자는 8개의 인접한 단위 셀에 의해 공유되므로, 단위 셀당 포함되는 원자의 수는 다음과 같습니다.
    $$N = 8 \times \frac{1}{8}$$
    $$N = 1$$
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11. pn접합에서 외부에 전계가 없는데도 전위장벽이 발생하는 이유는?

  1. 분리 작용
  2. 항복 작용
  3. 확산 작용
  4. 제너 현상
(정답률: 85%)
  • pn접합 시 농도 차이에 의해 다수 캐리어가 서로 반대편으로 이동하는 확산 작용이 일어나며, 이 과정에서 접합부에 전하가 쌓여 내부 전계와 전위장벽이 형성됩니다.
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12. MOSFET의 커패시턴스 C는? (단, COX는 산화막 커패시턴스, CS는 공핍층 커패시턴스 이다.)

(정답률: 77%)
  • MOSFET의 전체 커패시턴스는 산화막 커패시턴스 $C_{OX}$와 공핍층 커패시턴스 $C_S$가 직렬로 연결된 구조이므로, 합성 커패시턴스 공식을 적용합니다.
    ① [기본 공식] $C = \frac{C_{OX}C_S}{C_{OX} + C_S}$
    ② [숫자 대입] (공식 그대로 적용)
    ③ [최종 결과]
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13. NPN트랜지스터 ICEO에 대한 설명으로 옳은 것은?

  1. 베이스에 흐르는 누설전류이다.
  2. 차단상태에서 컬렉터에 흐르는 누설전류이다.
  3. 포화상태에서 컬렉터에 흐르는 누설전류이다.
  4. 차단상태에서 베이스에 흐르는 누설전류이다.
(정답률: 62%)
  • NPN 트랜지스터에서 $I_{CEO}$는 Collector-Emitter with Open base의 약자로, 베이스 단자가 개방된 차단 상태에서 컬렉터로 흐르는 누설 전류를 의미합니다.
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14. 접합전계효과트랜지스터(JFET)에서 핀치-오프(Pinch-off) 전압이란? (단, 드레인 전류 ID, VGS = 0 V 인 상태이다.)

  1. JEFT 애벌런치 전압
  2. ID가 일정하게 될 때의 VDS의 전압
  3. 드레인-소스 사이의 전압
  4. 채널 폭이 최소로 되는 게이트 역방향 전압
(정답률: 62%)
  • 핀치-오프(Pinch-off)란 드레인-소스 전압 $V_{DS}$를 증가시킴에 따라 채널의 폭이 좁아지다가, 드레인 전류 $I_D$가 더 이상 증가하지 않고 일정하게 유지되는 포화 상태가 될 때의 전압을 의미합니다.
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15. MOSFET의 설명으로 거리가 먼 것은?

  1. 게이트-소스 간에 순방향 전압 VGS을 공급하면 드레인과 소스 사이에 채널이 형성된다.
  2. 드레인-소스 간에 역방향 전압 VDS을 공급하면 드레인 전류 ID가 흐른다.
  3. VGS을 증가시키면 채널의 폭이 두꺼워져 드레인 ID가 증가한다.
  4. BJT에 비하여 전력소모가 많은 트랜지스터이다.
(정답률: 85%)
  • MOSFET은 게이트 절연막이 있어 입력 임피던스가 매우 높기 때문에, BJT에 비해 게이트 전류가 거의 흐르지 않아 전력 소모가 매우 적은 트랜지스터입니다.
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16. pn접합에서 전류가 0 일 때의 설명으로 가장 적합한 것은?

  1. 접합면을 지나는 다수 캐리어(Carrier)가 없다.
  2. 접합면을 지나는 소수 캐리어(Carrier)가 없다.
  3. 접합면을 지나는 다수 캐리어(Carrier)와 소수 캐리어가 같다.
  4. 접합면을 지나는 캐리어(Carrier)의 농도가 적다.
(정답률: 72%)
  • pn접합에서 외부 전류가 0인 평형 상태에서는 접합면을 통해 흐르는 다수 캐리어의 흐름(확산 전류)과 소수 캐리어의 흐름(표류 전류)이 크기는 같고 방향은 반대여서 서로 상쇄됩니다.
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17. pn접합의 공간 전하영역에 대한 설명으로 틀린 것은?

  1. 움직이지 않는 도너와 억셉터 이온이 있다.
  2. 공핍 영역(Depletion Region)이라고도 한다.
  3. 거의가 다수 캐리어이다.
  4. 전자 및 정공이 거의 없다.
(정답률: 73%)
  • 공간 전하영역(공핍 영역)은 캐리어들이 확산되어 사라지고 고정된 이온들만 남은 영역이므로, 전자와 정공 같은 자유 캐리어가 거의 존재하지 않는 영역입니다.

    오답 노트
    거의가 다수 캐리어이다: 캐리어가 고갈된 영역이므로 틀린 설명입니다.
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18. 역방향 바이어스 전압에 의해서 전류가 흐르는 다이오드로서 정전압 회로에 사용되는 것은?

  1. 제너 다이오드
  2. 터널 다이오드
  3. 가변용량 다이오드
  4. 정류 다이오드
(정답률: 86%)
  • 제너 다이오드는 역방향 항복 전압(Zener Breakdown Voltage)을 이용하여 역방향 바이어스 상태에서도 일정한 전압을 유지하는 특성이 있어, 정전압 회로의 전압 조절용으로 사용됩니다.
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19. p형과 n형 반도체에서 다수 반송자(Carrier)를 옳게 나타낸 것은?

  1. p형 : 전자, n형 : 전자
  2. p형 : 정공, n형 : 정공
  3. p형 : 전자, n형 : 정공
  4. p형 : 정공, n형 : 전자
(정답률: 85%)
  • 반도체에서 다수 반송자는 도핑된 불순물에 의해 결정됩니다.
    p형 반도체는 3가 불순물을 도핑하여 정공(Hole)이 다수 반송자가 되며, n형 반도체는 5가 불순물을 도핑하여 전자(Electron)가 다수 반송자가 됩니다.
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20. 일정한 온도 하에서 n형 반도체의 도너 불순물 농도를 증가시키면 페르미 준위는?

  1. 전도대에 접근한다.
  2. 가전자대에 접근한다.
  3. 금지대 중앙에 위치한다.
  4. 금지대 중앙으로 접근한다.
(정답률: 70%)
  • n형 반도체는 5가 불순물을 도핑하여 전자의 농도를 높인 반도체입니다. 도너 불순물 농도가 증가하면 전도대(Conduction Band)의 전자 밀도가 높아지므로, 페르미 준위는 전도대 쪽으로 상승하여 접근하게 됩니다.
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2과목: 전자회로

21. 그림과 같은 파형의 전압을 교류전압계(AC Voltmeter)로 측정할 때 옳은 것은?

(정답률: 65%)
  • 교류전압계는 전압의 실효값(RMS)을 측정합니다. 주어진 파형은 반파 정현파이며, 반파 정현파의 실효값은 최대 전압 $V_m$의 $\frac{1}{2}$배입니다.
    ① [기본 공식] $V_{rms} = \frac{V_m}{2}$
    ② [숫자 대입] $V_{rms} = \frac{V_m}{2}$
    ③ [최종 결과]
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22. 금속산화물반도체 전계효과 트렌지스터(MOSFET)에 대한 설명으로 틀린 것은?

  1. 게이트의 전압이 임계 전압 이상으로 커지면 채널이 형성되기 시작하여 점차 채널폭이 감소한다.
  2. 공핍형(depletion, D)과 증가형(enhancement, E) 2가지 형태가 있다.
  3. 정(+)의 게이트-소스 간에 전압이 가해지면 MOSFET는 증가형으로 동작한다.
  4. 공핍형 MOSFET는 게이트 전압이 0V일 때에도 채널이 존재한다.
(정답률: 67%)
  • 증가형 MOSFET에서 게이트 전압이 임계 전압 이상으로 증가하면, 게이트 아래에 전자들이 모여 반전층(채널)이 형성됩니다. 이때 전압이 더 높아질수록 더 많은 전하가 모여 채널폭은 오히려 증가하게 됩니다.

    오답 노트
    공핍형과 증가형 2가지 형태: MOSFET의 기본 분류입니다.
    정(+)의 게이트-소스 전압 시 증가형 동작: 전하를 끌어모아 채널을 형성하는 원리입니다.
    공핍형은 게이트 전압 0V일 때 채널 존재: 제조 시 이미 채널이 형성되어 있는 특징입니다.
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23. 주파수 대역폭을 넓히기 위한 방법으로 적합하지 않은 것은?

  1. 부귀환(feedback)을 사용한다.
  2. 복동조 회로(double tuned circuit)를 사용한다
  3. 동조회로(tuning circuit)의 Q를 높인다.
  4. 스태거 증폭(stagger amplification) 방식을 사용한다.
(정답률: 56%)
  • 주파수 대역폭 $BW$는 동조회로의 선택도 $Q$와 중심주파수 $f_{0}$의 관계에서 $BW = \frac{f_{0}}{Q}$로 정의됩니다. 즉, $Q$값이 커질수록 대역폭은 좁아지므로, 대역폭을 넓히기 위해서는 $Q$를 낮추어야 합니다.

    오답 노트
    부귀환 사용, 복동조 회로 사용, 스태거 증폭 방식 사용: 모두 대역폭을 확장하는 유효한 방법입니다.
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24. 연산증폭기 회로에서 출력 VO를 나타내는 식으로 가장 적합한 것은?

(정답률: 52%)
  • 제시된 회로는 연산증폭기를 이용한 미분기 회로입니다. 입력단에 커패시터 $C$가, 피드백 경로에 저항 $R$이 배치되어 있어 출력 전압은 입력 전압의 시간 변화율에 비례하게 됩니다.
    ① [기본 공식] $V_{o} = -RC \frac{dV_{s}}{dt}$
    ② [숫자 대입] (수식 동일)
    ③ [최종 결과] $V_{o} = -RC \frac{dV_{s}}{dt}$
    따라서 정답은 입니다.
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25. TV 수상기나 레이더 등과 같이 광대역 증폭을 요구하는 회로에 응용되는 증폭기는?

  1. 스태거 동조 증폭기
  2. 단일 동조 증폭기
  3. 복동조 증폭기
  4. 캐스코드 증폭기
(정답률: 70%)
  • 스태거 동조 증폭기는 여러 개의 동조 회로를 서로 약간씩 다른 주파수로 맞추어 전체적으로 넓은 주파수 대역폭을 확보하는 방식입니다. 따라서 TV 수상기나 레이더와 같은 광대역 증폭 회로에 사용됩니다.

    오답 노트
    단일 동조 증폭기: 대역폭이 좁아 협대역 증폭에 사용됨
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26. 정류기의 직류 출력전압이 전부하일 때 200V, 무부하인 경우 225V 이라면 전압변동률은 몇 % 인가?

  1. 10
  2. 12.5
  3. 20
  4. 25
(정답률: 81%)
  • 전압변동률은 무부하 전압과 전부하 전압의 차이를 전부하 전압에 대한 비율로 나타낸 것입니다.
    ① [기본 공식] $\epsilon = \frac{V_{nl} - V_{fl}}{V_{fl}} \times 100$
    ② [숫자 대입] $\epsilon = \frac{225 - 200}{200} \times 100$
    ③ [최종 결과] $\epsilon = 12.5$
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27. 이상적인 차동증폭기의 공통성분제거비(CMRR)는?

  1. 0
  2. 1
  3. -1
  4. 무한대(∞)
(정답률: 81%)
  • 공통성분제거비(CMRR)는 차동 이득을 공통 모드 이득으로 나눈 값입니다. 이상적인 차동증폭기는 공통 모드 신호를 완전히 제거하여 공통 모드 이득이 0이 되어야 하므로, CMRR 값은 무한대가 됩니다.
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28. 트랜지스터의 콜렉터 손실이 최대 정격 15W인 두 개의 트랜지스터 B급 푸시풀(push-pull)로 동작하려할 때, 콜렉터 손실의 최대 정격이 허용하는 범위에서 최대 출력은 약 몇 W 인가?

  1. 30
  2. 45
  3. 60
  4. 75
(정답률: 61%)
  • B급 푸시풀 증폭기에서 트랜지스터 1개당 최대 콜렉터 손실 $P_{loss}$와 최대 출력 $P_{out}$의 관계는 $P_{out} = 2 \times P_{loss}$ (또는 $P_{loss} = \frac{P_{out}}{4}$가 아닌 최대 효율 시 관계)를 이용하며, 전체 출력은 두 트랜지스터의 손실 합계와 효율을 고려하여 계산합니다.
    ① [기본 공식] $P_{out} = 2.5 \times P_{loss} \times 2$
    ② [숫자 대입] $P_{out} = 2.5 \times 15 \times 2$
    ③ [최종 결과] $P_{out} = 75$
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29. 단상 반파 정류회로의 이론상 최대 정류효율은 몇 % 인가? (단, 정류 효율 : η, 이다.)

  1. 40.5
  2. 48.2
  3. 81.2
  4. 91.6
(정답률: 66%)
  • 단상 반파 정류회로의 최대 정류효율은 이론적으로 정해진 상숫값으로, 직류 출력 전력과 교류 입력 전력의 비를 통해 계산됩니다.
    ① [기본 공식] $\eta = \frac{P_{dc}}{P_{ac}}$
    ② [숫자 대입] $\eta = \frac{0.406}{1}$
    ③ [최종 결과] $\eta = 40.6\%$
    따라서 가장 근접한 값인 40.5가 정답입니다.
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30. 다음 회로에서 출력전압은 몇 V 인가?

  1. -6
  2. -12
  3. -21
  4. -36
(정답률: 84%)
  • 반전 입력단에 여러 저항이 연결된 가산기 회로이며, 피드백 저항이 존재하므로 반전 가산 증폭기 공식을 사용합니다.
    이미지 에서 입력 저항 $R_{in} = 4\text{k}\Omega$, 피드백 저항 $R_f = 12\text{k}\Omega$입니다.
    ① [기본 공식]
    $$V_o = -\frac{R_f}{R_{in}}(V_1 + V_2 + V_3)$$
    ② [숫자 대입]
    $$V_o = -\frac{12}{4}(1 + 2 + 4)$$
    ③ [최종 결과]
    $$V_o = -21$$
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31. 다음 회로의 명칭으로 알맞은 것은?

  1. 포스터-실리 검파기
  2. 멀티-바이브레이터
  3. 연산증폭기
  4. 차동증폭기
(정답률: 83%)
  • 두 개의 트랜지스터가 서로 교차 결합(cross-coupled)되어 있어 한쪽이 ON 되면 다른 쪽은 OFF 되는 상보적 구조를 가진 회로 이미지 는 멀티-바이브레이터의 전형적인 특징입니다.
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32. 이상적인 구형파 입력 파형에 대한 출력 파형의 응답 시에 진폭과 시간 관계가 그림과 같을 때 하강 시간(fall time)은 몇 ㎲ 인가? (단, 수치의 모든 단위는 ㎲ 이다.)

  1. 2
  2. 4
  3. 5
  4. 13
(정답률: 76%)
  • 하강 시간(fall time)은 출력 파형의 진폭이 최대값의 $90\%$에서 $10\%$까지 떨어지는 데 걸리는 시간을 의미합니다.
    제시된 이미지 에서 $0.9$ 지점에서 $0.1$ 지점까지의 시간 간격은 $2\mu\text{s}$입니다.
    ① [기본 공식]
    $$\text{Fall Time} = t_{10\%} - t_{90\%}$$
    ② [숫자 대입]
    $$\text{Fall Time} = 2\mu\text{s}$$
    ③ [최종 결과]
    $$\text{Fall Time} = 2$$
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33. 트랜지스터 증폭기의 저주파(중간영역)에서의 전류이득을 0㏈라고 할 때 α차단 주파수에서의 전류이득은 몇 ㏈ 인가?

  1. 0
  2. -1
  3. -3
  4. -6
(정답률: 64%)
  • 차단 주파수(cutoff frequency)란 전압 또는 전류 이득이 중간 대역 이득의 $0.707$배($\frac{1}{\sqrt{2}}$)가 되는 지점을 말하며, 이를 데시벨(dB)로 환산하면 약 $-3\text{dB}$가 됩니다.
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34. 다음 회로에서 전압이득은 Vo/Vi은? (단, Ri = ∞, -Av = ∞ 이다.)

(정답률: 73%)
  • 제시된 회로는 비반전 증폭기(Non-inverting Amplifier) 구조입니다. 비반전 증폭기의 전압 이득은 $1$에 피드백 저항과 입력 저항의 비율을 더한 값으로 결정됩니다.
    ① [기본 공식] $A_v = 1 + \frac{R_2}{R_1}$
    ② [숫자 대입] $A_v = 1 + \frac{R_2}{R_1}$
    ③ [최종 결과] $A_v = 1 + \frac{R_2}{R_1}$
    따라서 정답은 입니다.
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35. 직류 증폭기에서 온도 변화 등의 영향으로 인하여 출력이 변동되는 현상은?

  1. 발진
  2. 증폭
  3. 초퍼
  4. 드리프트
(정답률: 72%)
  • 직류 증폭기에서 온도 변화나 소자의 노화 등으로 인해 시간이 지남에 따라 출력 전압이 서서히 변동하는 현상을 드리프트(Drift)라고 합니다.
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36. 전압 직렬귀환 증폭 회로의 입력 및 출력 저항은 귀환이 없을 때와 비교하면 어떻게 변화하는가?

  1. 입력 임피던스 : 증가, 출력, 임피던스 : 증가
  2. 입력 임피던스 : 증가, 출력, 임피던스 : 감소
  3. 입력 임피던스 : 감소, 출력, 임피던스 : 증가
  4. 입력 임피던스 : 감소, 출력, 임피던스 : 감소
(정답률: 75%)
  • 전압 직렬귀환(Voltage-Series Feedback)은 입력 측에서는 직렬로 연결되어 입력 임피던스를 증가시키고, 출력 측에서는 전압을 검출하기 위해 병렬로 연결되어 출력 임피던스를 감소시키는 특성을 가집니다.
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37. 이미터 저항을 연결한 CE 증폭기에 대한 설명으로 적합하지 않은 것은?

  1. 입력저항이 증가한다.
  2. 전압이득은 감소한다.
  3. 출력저항이 많이 감소한다.
  4. 전류이득은 거의 변화 없다.
(정답률: 49%)
  • CE 증폭기의 이미터에 저항을 연결하면 이미터 퇴화(Degeneration) 현상이 발생하여 입력 저항이 증가하고 전압 이득은 감소하며, 전류 이득은 거의 일정하게 유지됩니다. 하지만 출력 저항은 컬렉터 저항 $R_C$에 의해 주로 결정되므로 이미터 저항 추가만으로는 출력 저항이 많이 감소하지 않습니다.
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38. 다음 같은 증폭기에 관한 설명으로 틀린 것은?

  1. 부귀환을 걸어줌으로써 출력 임피던스는 감소한다.
  2. 부귀환을 걸어줌으로써 입력 임피던스는 증가한다.
  3. 무귀환 때에 비해 안정도가 좋아진다.
  4. 부귀환을 걸어줌으로써 일그러짐은 감소한다.
(정답률: 49%)
  • 제시된 회로는 출력의 일부를 입력으로 되돌리는 부귀환(Negative Feedback) 회로입니다. 부귀환을 적용하면 이득은 감소하지만 안정도가 향상되고, 일그러짐(왜곡)이 감소하며, 출력 임피던스는 감소합니다. 하지만 이 회로와 같은 전압-전류 귀환 구조에서는 입력 임피던스가 감소하는 특성을 가지므로, 입력 임피던스가 증가한다는 설명은 틀린 것입니다.
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39. 단위 이득 주파수(fT)에 대한 설명으로 가장 적합한 것은?

  1. 개방 전압 이득이 10 ㏈가 되는 주파수
  2. 개방 전압 이득이 0 ㏈가 되는 주파수
  3. 개방 전압 이득이 최대 이득에서 6 ㏈가 떨어지는 주파수
  4. 개방 전압 이득이 최대 이득에서 3 ㏈가 떨어지는 주파수
(정답률: 64%)
  • 단위 이득 주파수($f_{T}$)는 전압 이득이 1배, 즉 $0\text{ dB}$가 되는 지점의 주파수를 의미합니다.
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40. FET에 대한 설명으로 틀린 것은?

  1. 전압제어형 트랜지스터이다.
  2. BJT 보다 잡음특성이 양호하다.
  3. BJT 보다 이득 대역폭적(GBW)이 작다.
  4. BJT 보다 온도변화에 따른 안정성이 낮다.
(정답률: 70%)
  • FET는 BJT에 비해 온도 변화에 따른 전류 변동이 적어 온도 안정성이 더 높습니다.

    오답 노트
    이득 대역폭적(GBW): FET가 BJT보다 일반적으로 작음
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3과목: 논리회로

41. 슈미트트리거에 대한 전달함수가 다음 그래프와 같다. 입력 전압이 0V에서 서서히 증가할 경우 입력이 1.5V일 때 출력 전압은 몇 V 인가?

  1. 3
  2. 1.5
  3. 0.2
  4. 0
(정답률: 69%)
  • 슈미트 트리거 회로는 히스테리시스 특성을 가지며, 입력 전압이 $0\text{V}$에서 증가할 때는 상한 임계 전압 $V_{T+}$에 도달할 때까지 이전의 출력 상태를 유지합니다.
    제시된 그래프 에서 $V_{T+}$는 $1\text{V}$이며, 입력이 $0\text{V}$에서 증가하여 $1\text{V}$를 넘어서는 순간 출력은 $0.2\text{V}$에서 $3\text{V}$로 급격히 상승합니다. 따라서 입력이 $1.5\text{V}$일 때 출력 전압은 $3\text{V}$가 됩니다.
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42. T 플립플롭의 특성 설명으로 옳지 않은 것은?

  1. 특성 방정식은 이다.
  2. T=1 일 때 보수 상태가 된다.
  3. 한 개의 입력을 필요로 한다.
  4. 0이 입력될 때는 변화가 없다.
(정답률: 68%)
  • T 플립플롭의 특성 방정식은 현재 상태 $Q$와 입력 $T$의 XOR 연산 결과인 $$Q_{next} = T \oplus Q$$ 또는 $$Q_{next} = T\bar{Q} + \bar{T}Q$$ 가 되어야 합니다. 따라서 ($\overline{TQ} = TQ$)는 잘못된 식입니다.
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43. 2개의 입력을 가지는 NOR 게이트의 입력에 각각 인버터(inverter)가 접속되어 있을 때 결과적으로 얻어지는 논리 작용?

  1. AND
  2. OR
  3. NAND
  4. NOT
(정답률: 66%)
  • NOR 게이트의 입력단에 인버터를 연결하는 것은 드모르간의 정리에 의해 입력 변수를 부정하는 것과 같으며, 이는 결과적으로 AND 게이트와 동일한 논리 작용을 수행합니다.
    $$\overline{\overline{A} + \overline{B}} = A \cdot B$$
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44. 논리식 A + (A*B) = A의 불 대수 정리는?

  1. 결합법칙
  2. 교환법칙
  3. 분배법칙
  4. 흡수법칙
(정답률: 71%)
  • 논리식 $A + (A \cdot B) = A$와 같이 한 변수가 다른 항을 포함하여 결과적으로 단순화되는 정리를 흡수법칙이라고 합니다.
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45. A, B에 해당하는 수치로 옳은 것은?

  1. A=11101, B=30
  2. A=11111, B=31
  3. A=11110, B=30
  4. A=11111, B=29
(정답률: 79%)
  • 5비트 카운터가 가질 수 있는 최대값은 모든 비트가 1일 때이며, 이는 $2^5 - 1$의 값과 같습니다.
    ① [기본 공식] $B = 2^n - 1$
    ② [숫자 대입] $B = 2^5 - 1$
    ③ [최종 결과] $B = 31$
    따라서 2진수 $A$는 11111, 10진수 $B$는 31이 됩니다.
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46. 많은 입력 선(Line) 중의 하나로부터 2진 정보를 선택하여 단일 출력 선(Line)으로 전송하는 조합회로는?

  1. 디코더
  2. 멀티플렉터
  3. 인코더
  4. 디멀티플렉서
(정답률: 66%)
  • 멀티플렉터는 여러 개의 입력 선 중 하나를 선택하여 단일 출력 선으로 전송하는 데이터 선택기 역할을 하는 조합회로입니다.

    오답 노트
    디코더: n개의 입력을 $2^n$개의 출력으로 변환
    인코더: $2^n$개의 입력을 n개의 출력으로 변환
    디멀티플렉서: 하나의 입력을 여러 출력 중 하나로 분배
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47. Multiplexer는 5개의 제어 선택 선(Line)으로 몇 개의 입력 라인을 제어할 수 있는가?

  1. 1
  2. 5
  3. 32
  4. 128
(정답률: 79%)
  • 멀티플렉서(MUX)의 입력 라인 수는 제어 선택 선의 수 $n$에 대해 $2^n$의 관계로 결정됩니다.
    ① [기본 공식] $Input = 2^n$
    ② [숫자 대입] $Input = 2^5$
    ③ [최종 결과] $Input = 32$
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48. 송신기가 ASCⅡ코드 1100101을 홀수 패리티를 사용하여 전송한다면 11001011을 보내게 된다. 이때 수신측에서의 논리적인 검사방식에 주로 사용되는 논리회로는?

  1. AND
  2. NOT
  3. OR
  4. XOR
(정답률: 78%)
  • 패리티 검사는 데이터 비트 중 1의 개수가 홀수인지 짝수인지 판별하여 오류를 검출하는 방식입니다. XOR(배타적 논리합) 회로는 입력값 중 1의 개수가 홀수일 때 1을 출력하는 특성이 있어, 패리티 비트의 논리적 검사 및 생성에 최적화된 회로입니다.
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49. 다음 불 대수식을 간단히 하면?

  1. X
  2. Y
(정답률: 84%)
  • 분배법칙을 이용하여 불 대수식을 간소화하는 문제입니다.
    $$\text{식: } (X + Y) \cdot (X + \bar{Y})$$
    분배법칙에 의해 $X$를 공통으로 묶으면 다음과 같습니다.
    $$X + (Y \cdot \bar{Y})$$
    여기서 $Y \cdot \bar{Y} = 0$이므로 최종 결과는 다음과 같습니다.
    $$X + 0 = X$$
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50. 반가산기 회로의 출력으로 옳은 것은? (단, 입력은 A, B 출력은 Sum, Carry이다.)

(정답률: 78%)
  • 반가산기는 두 개의 비트를 더하여 합(Sum)과 자리올림수(Carry)를 구하는 회로입니다. 합은 두 입력이 서로 다를 때 1이 되는 XOR 연산이며, 자리올림수는 두 입력이 모두 1일 때 1이 되는 AND 연산입니다.
    따라서 출력식은 다음과 같습니다.
    $$\text{S} = \bar{A}B + A\bar{B}, \text{C} = AB$$
    이는 와 일치합니다.
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51. 8진수 (44)4를 16진수로 표현하면?

  1. 22
  2. 2A
  3. 24
  4. 2C
(정답률: 59%)
  • 8진수를 16진수로 변환하기 위해서는 먼저 2진수로 변환한 후, 이를 4비트씩 묶어 16진수로 변환합니다.
    ① [8진수 $\rightarrow$ 2진수] $4_8 = 100_2$이므로, $44_8 = 100100_2$
    ② [2진수 $\rightarrow$ 16진수] $100100_2$를 뒤에서부터 4비트씩 나누면 $0010_2$와 $0100_2$가 됩니다.
    ③ [최종 결과] $0010_2 = 2_{16}$, $0100_2 = 4_{16}$이므로 $24_{16}$
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52. JK 플립플롭 3개를 연결하여 구성된 회로에서 Cp를 입력으로 하고 A1, A2, A3를 출력으로 할 때 이 호로의 기능으로 옳은 것은?

  1. 32진 카운터 (counter)
  2. 16진 카운터 (counter)
  3. 3 bit 2진 리플카운터 (ripple counter)
  4. 4 bit 2진 리플카운터 (ripple counter)
(정답률: 84%)
  • JK 플립플롭의 J와 K 입력이 모두 1로 연결되어 있으면 토글(Toggle) 모드로 동작합니다. 회로와 같이 3개의 플립플롭이 직렬로 연결되어 앞단 출력의 반전 신호가 다음 단의 클록으로 입력되는 구조는 3 bit 2진 리플카운터의 전형적인 구성입니다.
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53. 논리회로 법칙 중 서로 잘못 연결된 것은?

  1. 교환법칙 –A+B=B+A
  2. 결합법칙 – A·(B+C)=A·B+A·C
  3. 분배법칙 – A+(B·C)=(A+B)·(A+C)
  4. 드모르간의 법칙 - (A·B)'=A'+B'
(정답률: 66%)
  • 제시된 $A \cdot (B+C) = A \cdot B + A \cdot C$는 결합법칙이 아니라 분배법칙에 해당합니다.

    오답 노트
    결합법칙: $(A \cdot B) \cdot C = A \cdot (B \cdot C)$ 또는 $(A + B) + C = A + (B + C)$
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54. Schmitt 트리거 회로의 출력 파형에 나타나는 현상은?

  1. Singing
  2. Back swing
  3. Shoot
  4. Hysteresis
(정답률: 71%)
  • Schmitt 트리거 회로는 서로 다른 두 개의 임계값(상한 및 하한 전압)을 가져 입력 신호의 잡음을 제거하며, 이러한 출력 파형의 특성을 히스테리시스(Hysteresis)라고 합니다.
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55. 그림의 회로에서 입력 A가 “0” 상태일 때 트랜지스터는 어떠한 상태에 있게 되는가?

  1. OFF 상태
  2. ON 상태
  3. ON 혹은 OFF상태
  4. 파괴된다.
(정답률: 75%)
  • 입력 A가 $0\text{V}$가 되면 다이오드가 순방향 바이어스가 되어 점 P의 전위가 낮아지게 됩니다. 이로 인해 트랜지스터의 베이스-이미터 간 전압($V_{BE}$)이 문턱 전압(약 $0.7\text{V}$)보다 낮아져 트랜지스터는 OFF 상태가 됩니다.
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56. 두 개의 스위치를 직렬 연결하여 스위치 모두 닫혀 있을 때, 부하에 전류가 흐러서 불이 켜지게 하는 논리 회로는?

  1. NAND
  2. AND
  3. NOR
  4. OR
(정답률: 67%)
  • 두 개의 스위치가 모두 닫혀야(1) 전류가 흐르는 직렬 연결 구조는 모든 입력이 1일 때만 출력이 1이 되는 AND 논리 회로의 특성과 일치합니다.
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57. 컴퓨터 내부에서 디지털로 코드화된 데이터를 해독하여 그에 대응하는 아날로그 신호로 바꿔주는 것은?

  1. 인코더
  2. 디코더
  3. 비교기
  4. 멀티플렉서
(정답률: 72%)
  • 디코더는 디지털로 코드화된 데이터를 해독하여 원래의 신호나 그에 대응하는 아날로그 신호로 변환하는 회로입니다.

    오답 노트
    인코더: 아날로그 신호를 디지털 코드로 변환
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58. 일련의 순차적인 수를 세는 회로는?

  1. 부호기
  2. 인코더
  3. 레지스터
  4. 카운터
(정답률: 80%)
  • 카운터는 클록 펄스에 동기화되어 미리 정해진 순서에 따라 상태가 변하며 일련의 순차적인 수를 세는 디지털 회로입니다.
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59. Parity에 대한 설명으로 옳은 것은?

  1. 에러 검출을 위한 비트이다.
  2. 입출력 장치용 코드이다.
  3. 문자를 나타내는 코드다.
  4. 아날로그 정보를 디지털 정보로 교환한다.
(정답률: 80%)
  • 패리티(Parity)는 데이터 전송 과정에서 오류가 발생했는지 확인하기 위해 데이터 끝에 0 또는 1의 비트를 추가하는 가장 기본적인 에러 검출 방식입니다.
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60. 다음 함수(function)를 간략히 한 결과 Y는?

  1. Y= AB + B'C
  2. Y= A + B + C
  3. Y= A'B' + B'C' + A'C'
  4. Y= AB + BC +AC
(정답률: 68%)
  • 주어진 논리식을 공통 인수로 묶어 간소화하는 불 대수 법칙을 적용합니다.
    $$Y = ABC + A'BC + AB'C + ABC'$$
    $$Y = (A + A')BC + AB'C + ABC'$$
    $Y = BC + AC(B' + B'C')$ (중복항 정리 및 결합)
    $$Y = BC + AB'C + ABC'$$
    $Y = BC + AC(B' + B) + ABC'$ (정리 과정)
    최종적으로 식을 정리하면 다음과 같습니다.
    $$Y = AB + BC + AC$$
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4과목: 집적회로 설계이론

61. 레이아웃 패턴을 설계자가 직접 설계하는 방식으로 가장 작은 면적을 갖는 집적회로(IC)는?

  1. 반주문형 IC
  2. 완전주문형 IC
  3. CPLD
  4. FPGA
(정답률: 80%)
  • 설계자가 레이아웃 패턴을 직접 설계하여 최적화하므로, 불필요한 영역을 최소화하여 가장 작은 면적과 높은 성능을 구현할 수 있는 방식은 완전주문형 IC입니다.
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62. 기판 바이어스 효과(BODY EFFECT)에 대한 설명으로 틀린 것은?

  1. MOSFET에서 소스와 기판 사이의 역바이어스 전압에 따른 문턱 전압의 변화를 나타내는 변수이다.
  2. 문턱 전압의 증가가 발생한다.
  3. IDS전류의 증가가 일어난다.
  4. 스위칭 동작이 느려진다.
(정답률: 54%)
  • 기판 바이어스 효과(BODY EFFECT)는 소스와 기판 사이의 역바이어스 전압이 증가함에 따라 문턱 전압($V_{th}$)이 상승하는 현상입니다. 문턱 전압이 높아지면 동일 전압에서 흐르는 $I_{DS}$ 전류는 오히려 감소하게 되며, 이로 인해 스위칭 속도가 느려지게 됩니다.

    오답 노트
    $I_{DS}$ 전류의 증가: 문턱 전압 상승으로 인해 전류는 감소함
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63. 다음 중 CMOS IC를 취급하는 방법에 대한 설명으로 틀린 것은?

  1. 부품을 다룰 때는 반드시 정전기 방지용 비닐에 담아서 사용한다.
  2. 디바이스에 전원을 공급한 상태에서 디바이스의 입력에 신호를 공급한다.
  3. 전원이 공급된 상태에서 디바이스를 제거한다.
  4. 사용하지 않은 입력단자는 모두 VCC 또는 접지에 연결한다.
(정답률: 79%)
  • CMOS IC는 정전기에 매우 취약하므로 전원이 공급된 상태에서 디바이스를 제거하거나 삽입하는 '핫 스와핑' 행위는 소자 파괴의 원인이 되므로 절대 금지해야 합니다.
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64. MOSFET에 생성될 수 있는 커패시턴스가 아닌 것은?

  1. 게이트와 드레인 간 커패시턴스
  2. 게이트와 벌크 간 커패시턴스
  3. 소스와 드레인 간 커패시턴스
  4. 소스와 벌크 간 커패시턴스
(정답률: 65%)
  • MOSFET의 커패시턴스는 주로 게이트 산화막을 통한 게이트-드레인, 게이트-소스, 게이트-벌크 간의 정전 용량과 접합 커패시턴스로 구성됩니다. 소스와 드레인은 물리적으로 분리되어 있으며 그 사이에 채널이 형성되므로, 직접적인 소스와 드레인 간 커패시턴스는 생성되지 않습니다.
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65. 게이트 수준에서 검증된 설계 데이터를 집적회로 구현에 필요한 마스크 제작 데이터로 변환시키는 과정은?

  1. 알고리즘 설계
  2. 기능 수준 설계
  3. 게이트 수준 설계
  4. 레이아웃 설계
(정답률: 77%)
  • 게이트 수준의 논리 설계를 실제 물리적인 반도체 칩으로 구현하기 위해, 소자의 배치와 배선을 결정하여 마스크 제작 데이터로 변환하는 과정을 레이아웃 설계라고 합니다.
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66. 결정 내의 스트레인과 결함을 줄이고, 단결정의 성장을 촉진시키기 위해 웨이퍼를 일정 시간 온도가 높은 곳에서 의도적으로 넣어두는 것은?

  1. 도핑(doping)
  2. 어닐링(annealing)
  3. 코팅(coating)
  4. 테이퍼링(tapering)
(정답률: 83%)
  • 웨이퍼를 고온에서 일정 시간 유지하여 내부의 응력(스트레인)을 제거하고 결정 결함을 줄여 단결정 성장을 촉진하는 열처리 과정을 어닐링(annealing)이라고 합니다.
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67. CMOS NAND 게이트의 구조에 대한 설명으로 옳은 것은?

  1. PMOS는 병렬로 연결되고, NMOS는 직렬로 연결된다.
  2. PMOS는 병렬로 연결되고, NMOS도 병렬로 연결된다.
  3. PMOS는 직렬로 연결되고, NMOS도 직렬로 연결된다.
  4. PMOS는 직렬로 연결되고, NMOS는 병렬로 연결된다.
(정답률: 78%)
  • CMOS NAND 게이트는 입력 중 하나라도 0이면 출력이 1이 되어야 하므로 PMOS는 병렬로 연결하여 경로를 확보하고, 모든 입력이 1일 때만 출력이 0이 되도록 NMOS는 직렬로 연결하는 구조를 가집니다.
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68. 클록(clock)에 대한 설명으로 틀린 것은?

  1. 정해진 신호의 전압값을 가지고 일정하고 반복적인 펄스형태의 신호이다.
  2. 주로 아날로그 회로의 입력으로 사용된다.
  3. 클록의 펄스형태가 바뀌는 곳을 클록에지(clock edge)라고 한다.
  4. 펄스가 존재하는 곳을 정레벨, 펄스가 존재하지 않는 곳을 부레벨이라고 한다.
(정답률: 74%)
  • 클록은 디지털 회로의 동기화를 위해 사용되는 일정하고 반복적인 펄스 형태의 신호이므로, 아날로그 회로가 아닌 주로 디지털 회로의 입력으로 사용됩니다.
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69. 반도체 칩 내부와 외부 환경과의 연결을 위한 것은?

  1. 코어(core)
  2. 본딩 패드(bonding pad)
  3. 비아(via)
  4. 웨이퍼(wafer)
(정답률: 70%)
  • 본딩 패드(bonding pad)는 반도체 칩 내부의 회로와 외부 리드 프레임 또는 PCB를 연결하기 위해 칩 가장자리에 형성한 금속 전극 단자입니다.
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70. 집적회로 전반부 설계에서 동작 수준과 게이트 수준 사이에 위치하는 것으로서 시스템을 구성하는 각 기능 블록과 그 사이의 연결 버스타이밍을 기술하는 것은?

  1. TTL
  2. DTL
  3. HDL
  4. RTL
(정답률: 56%)
  • RTL(Register Transfer Level)은 동작 수준(Behavioral Level)과 게이트 수준(Gate Level)의 중간 단계로, 레지스터 간의 데이터 흐름과 제어 신호, 버스 타이밍을 기술하는 설계 방식입니다.
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71. 기억보존(REFRESH)DL 필요하고 수시로 읽고 쓰기가 가능한 기억소자는?

  1. DRAM
  2. SRAM
  3. PROM
  4. EPROM
(정답률: 67%)
  • DRAM은 커패시터에 전하를 저장하는 방식으로 데이터를 유지하므로, 시간이 지나면 전하가 누설되어 데이터가 사라지기 때문에 주기적으로 기억을 보존하는 리프레시(Refresh) 동작이 반드시 필요합니다.

    오답 노트
    SRAM: 플립플롭 구조를 사용하여 리프레시가 필요 없음
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72. 다음 CMOS 공정 중에서 가장 먼저 하는 것은?

  1. n-well 형성
  2. active 영역 정의
  3. metal 증착 및 배선
  4. 소스, 드레인 확산 형성
(정답률: 82%)
  • CMOS 공정에서는 PMOS를 형성하기 위해 기판에 n-well을 먼저 형성하는 과정이 가장 우선적으로 진행됩니다.
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73. 드레인 접합의 공핍층이 커져 드레인 부근의 채널이 드레인 영역과 차단되는 현상은?

  1. 핀치오프(pinch-off)현상
  2. 사태항복(acalanche breakdown)현상
  3. 포화(saturation) 현상
  4. 반전(inversion) 현상
(정답률: 81%)
  • 드레인 전압이 증가함에 따라 드레인 접합부의 공핍층이 확장되어 채널의 폭이 0이 되어 끊어지는 현상을 핀치오프(pinch-off)현상이라고 합니다.
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74. 레이아웃 설계 검증과정 중 레이아웃과 회로도의 네트리스트(Netlist)를 비교하여 상호연결성을 검증하는 과정은?

  1. ERC
  2. DRC
  3. LVS
  4. HDL
(정답률: 77%)
  • LVS(Layout Versus Schematic)는 레이아웃 설계 결과물과 회로도(Schematic)의 네트리스트를 비교하여 소자의 연결 상태가 일치하는지 검증하는 과정입니다.

    오답 노트
    DRC: 설계 규칙(Design Rule) 준수 여부 확인
    ERC: 전기적 규칙(Electrical Rule) 오류 검사
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75. 전기적으로 프로그램 기록과 소거가 가능한 기억 소자는?

  1. PROM
  2. EPROM
  3. EEPROM
  4. Mask ROM
(정답률: 66%)
  • EEPROM은 Electrically Erasable Programmable Read-Only Memory의 약자로, 이름 그대로 전기적인 방법을 통해 데이터를 기록하고 소거할 수 있는 비휘발성 기억 소자입니다.
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76. 레이아웃 설계가 끝난 후 레이아웃 설계 자료를 반영하여 논리 시뮬레이션을 다시 하는 것은?

  1. Logic Synthesis
  2. Bottom-up Design
  3. Back Annotation
  4. Structured Design
(정답률: 82%)
  • 레이아웃 설계 단계에서 추출된 실제 기생 성분(RC 값 등)을 논리 시뮬레이션 단계로 다시 피드백하여 정확도를 높이는 과정을 Back Annotation이라고 합니다.
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77. 도미노 로직(domino logic)에 대한 설명으로 옳지 않은 것은?

  1. 도미노 로직은 동적 CMOS 로직의 한 종류이다.
  2. 도미노 로직은 출력단에 인버팅 반 래치가 있어 동적 CMOS 로직의 출력과 같다.
  3. 도미노 로직은 사전 충전 시 출력은 항상 0이므로 다음 단에 직접 연결해도 출력방전이 없다.
  4. 도미노 로직은 사전 충전 시 출력은 항상 0이므로 잡음에도 강하다.
(정답률: 52%)
  • 도미노 로직은 동적 CMOS 로직의 출력단에 인버팅 반 래치를 추가하여, 동적 로직의 출력 신호를 반전시켜 다음 단으로 전달하는 구조입니다. 따라서 동적 CMOS 로직의 출력과 그대로 같다는 설명은 틀린 것입니다.
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78. 반도체 공정에서 웨이퍼에 마스크를 대고 그 위에 자외선 광원을 이용하여 마스크의 모양을 웨이퍼에 전사하는 작업을 무엇이라 하는가?

  1. 포토리소그래피 공정
  2. 에피택시 공정
  3. 증착과 식각
  4. 이온 주입 공정
(정답률: 79%)
  • 자외선 광원과 마스크를 이용하여 회로 패턴을 웨이퍼 표면에 전사하는 공정은 포토리소그래피 공정입니다.
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79. 에피택셜(epitaxial) 성장은 어느 경우에 적합한가?

  1. 기판에 매우 얇은 다결정을 성장시킬 때
  2. 기판에 매우 얇은 단결정을 성장시킬 때
  3. 원통형 잉곳(ingot)을 성장시킬 때
  4. 불순물을 기판에 골고루 분포시킬 때
(정답률: 72%)
  • 에피택셜 성장은 단결정 기판 위에 그 결정 방향을 그대로 유지하면서 매우 얇은 단결정 층을 성장시키는 기술입니다.
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80. CMOS 논리회로의 특성으로 틀린 것은?

  1. 조합논리회로는 현재의 입력 값에 의해서만 출력이 결정된다.
  2. 순차논리회로는 현재의 입력과 과거의 입력으로 출력이 결정된다.
  3. 순차논리회로는 래치(latch)나 플립플롭의 기억소자를 포함한다.
  4. CMOS 논리회로에서 용량성 노드는 고려할 필요가 없다.
(정답률: 80%)
  • CMOS 논리회로의 지연 시간과 전력 소모는 노드의 기생 커패시턴스에 의한 용량성 노드(capacitive node)의 충·방전 시간에 직접적인 영향을 받으므로 반드시 고려해야 합니다.
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