반도체커스텀레이아웃산업기사 필기 기출문제복원 (2017-05-07)

반도체커스텀레이아웃산업기사 2017-05-07 필기 기출문제 해설

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반도체커스텀레이아웃산업기사
(2017-05-07 기출문제)

목록

1과목: 반도체공학

1. 1s22s22p63s23p4로 원자가 배열이 되어 있다. 이 원소의 원자 번호는 어떻게 되는가?

  1. 11
  2. 13
  3. 16
  4. 18
(정답률: 90%)
  • 원자 번호는 각 오비탈에 채워진 전자의 총 합계와 같습니다. s 오비탈은 최대 2개, p 오비탈은 최대 6개의 전자가 들어갑니다.
    ① [기본 공식] $\text{Total Electrons} = \sum (\text{electrons in each orbital})$
    ② [숫자 대입] $\text{Total Electrons} = 2 + 2 + 6 + 2 + 4$
    ③ [최종 결과] $\text{Total Electrons} = 16$
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2. 실리콘 웨이퍼에 인(P) 원자를 2×1018m-3로 도핑 하였다. 열평형 상태에서 홀(hole)의 농도는? (단, ni = 1.5×1018m-3라 가정한다.)

  1. 2.25×1012m-3
  2. 1.125×1014m-3
  3. 133.33m-3
  4. 2.66×1020m-3
(정답률: 72%)
  • 열평형 상태에서 전자 농도와 홀 농도의 곱은 진성 캐리어 농도의 제곱과 같다는 질량 작용 법칙을 이용합니다.
    ① [기본 공식] $p = \frac{n_i^2}{n}$
    ② [숫자 대입] $p = \frac{(1.5 \times 10^{16})^2}{2 \times 10^{18}}$
    ③ [최종 결과] $p = 1.125 \times 10^{14}$
    ※ 참고용 기존 해설의 오류 신고 내용($n_i = 1.5 \times 10^{16} \text{m}^{-3}$)을 적용하여 계산하였습니다.
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3. 베이스 공통 트랜지스터의 동작 상태를 4가지로 분류할 때 차단영역에 해당하는 것은?

  1. 이미터-베이스 접한 순바이어스, 컬렉터-베이스 접합 순바이어스
  2. 이미터-베이스 접합 순바이어스,컬렉터-베이스 접합 역바이어스
  3. 이미터-베이스 접합 역바이어스, 컬렉터-베이스 접합 순바이어스
  4. 이미터-베이스 접합 역바이어스, 컬렉터-베이스 접합 역바이어스
(정답률: 71%)
  • 트랜지스터의 차단영역(Cut-off region)은 트랜지스터가 스위치 OFF 상태가 되어 전류가 흐르지 않는 상태를 말하며, 이를 위해서는 이미터-베이스 접합과 컬렉터-베이스 접합 모두에 역바이어스가 인가되어야 합니다.
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4. 제너다이오드에 대한 설명으로 옳은 것은?

  1. 높은 전압특성을 가지고 있다.
  2. 낮은 역전압에서 예리한 절연파괴를 갖는다.
  3. 제어정류기로서 유용하다.
  4. 부성 저항특성을 갖는다.
(정답률: 56%)
  • 제너다이오드는 특정 전압(제너 전압) 이상에서 급격하게 전류가 흐르는 예리한 절연파괴 현상을 이용하여 정전압 회로에 사용됩니다.

    오답 노트
    부성 저항특성: 제너다이오드는 부성 저항 특성을 갖지 않습니다.
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5. 반도체 재료의 성질이 아닌 것은?

  1. 광전효과가 나타난다.
  2. 홀 효과(hall effect)가 나타난다.
  3. 온도가 증가하면 도전율이 증가한다.
  4. 불순물을 주입하면 도전율이 감소한다.
(정답률: 78%)
  • 반도체는 순수 상태보다 특정 불순물을 주입(도핑)했을 때 전하 운반자(전자 또는 정공)의 수가 증가하여 도전율이 크게 증가하는 성질을 가지고 있습니다.
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6. 실리콘 공정에서 산화막(SiO2)의 용도가 아닌 것은?

  1. 불순물의 선택적 주입을 위한 마스크
  2. 전기적인 절연 및 유전체
  3. MOS 트랜지스터의 게이트전극
  4. 반도체 소자 표면의 보호막
(정답률: 72%)
  • 산화막($SiO_{2}$)은 절연 특성이 뛰어나 보호막, 마스크, 유전체로 사용되지만, 게이트 전극 자체는 전도성이 있는 폴리실리콘이나 금속 재료를 사용해야 합니다.

    오답 노트
    불순물의 선택적 주입을 위한 마스크: 확산 방지막 역할
    전기적인 절연 및 유전체: 게이트 절연막 역할
    반도체 소자 표면의 보호막: 패시베이션 역할
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7. n형 실리콘 반도체를 만들려고 할 때, 사용할 수 없는 불순물 원자는?

  1. B
  2. Sb
  3. As
  4. P
(정답률: 87%)
  • n형 반도체는 4족 원소인 실리콘(Si)에 5족 원소(P, As, Sb 등)를 도핑하여 자유 전자를 생성하는 방식입니다. B(붕소)는 3족 원소로, 도핑 시 정공이 생성되는 p형 반도체가 되므로 사용할 수 없습니다.
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8. 공유결합에 관한 설명 중 틀린 것은?

  1. 최와각 전자들을 서로 공유하여 이루어진다.
  2. 결합력이 강하며 방향성을 가지고 있다.
  3. 가전자들이 자유롭게 움직일 수 있다.
  4. 실리콘(Si)의 결정결합의 형태에 해당한다.
(정답률: 80%)
  • 공유결합은 최외각 전자들을 서로 공유하여 강한 결합력과 방향성을 가지며, 실리콘(Si) 결정 구조의 대표적인 결합 방식입니다.

    오답 노트
    가전자들이 자유롭게 움직일 수 있다: 이는 금속 결합의 특징입니다.
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9. 반도체 재료의 결정을 표시함에 있어서 격자내의 면이나 방향을 표시하는데, 각 방향의 기본 벡터의 정수배로 나타낸 값의 비율을 역수로 나타내는 방법은?

  1. Diamond Index
  2. Face Index
  3. Miller Index
  4. Body Index
(정답률: 81%)
  • 결정 구조에서 격자 면이나 방향을 표시하기 위해 기본 벡터의 정수배 비율을 취한 뒤 그 역수를 사용하여 표기하는 방법을 밀러 지수(Miller Index)라고 합니다.
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10. MOSFET의 단자로 틀린 것은?

  1. 소스
  2. 콜렉터
  3. 드레인
  4. 게이트
(정답률: 88%)
  • MOSFET의 3단자는 게이트, 소스, 드레인으로 구성됩니다.

    오답 노트
    콜렉터: BJT(비접합 트랜지스터)의 단자입니다.
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11. 증가형 MOSFET의 문턱전압(threshold voltage, VT)에 대한 설명 중 옳은 것은?

  1. 문턱전압이 같으면 외부 바이어스에 무관하게 전류의 크기가 동일하다.
  2. 문턱전압은 외부 조건에 의하여 변하지 않고 일정하게 유지된다.
  3. NMOS의 경우 게이트와 소스 사이에 문턱전압 이하의 전압이 걸리면 전류가 흐른다.
  4. PMOS의 경우 문턱전압은 (-)의 값을 갖는다.
(정답률: 72%)
  • 증가형 MOSFET에서 문턱전압은 채널이 형성되기 위해 필요한 최소 전압을 의미하며, PMOS는 전하 운반자가 정공이므로 NMOS와 반대로 문턱전압이 (-)의 값을 갖습니다.
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12. 반도체 재료에 전계를 인가함에 의해서 발생되는 전류를 무엇이라고 하는가?

  1. 드리프트(drift)전류
  2. 확산(diffusion)전류
  3. 차단(cutoff)전류
  4. 포화(saturation)전류
(정답률: 82%)
  • 반도체 내의 캐리어가 외부에서 인가된 전계(Electric Field)에 의해 가속되어 이동하며 발생하는 전류를 드리프트(drift)전류라고 합니다.
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13. pn접합에서 외부의 전계가 없는데도 전위장벽이 발생하는 이유는?

  1. 확산작용
  2. 분리작용
  3. 항복작용
  4. 제너현상
(정답률: 77%)
  • PN 접합 시 농도 차이에 의해 다수 캐리어가 서로 반대편으로 이동하는 확산작용이 일어나며, 이 과정에서 접합부에 전하가 쌓여 내부 전계와 전위장벽이 형성됩니다.
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14. 터널 다이오드에 관한 설명 중 틀린 것은?

  1. 가하는 도너 밀도를 매우 낮게 하면 공핍층이 좁아지고 전계의 세기가 증가한다.
  2. 역 바이어스 상태에서 저항이 작다.
  3. 펄스 및 계수회로에 유익하게 응용된다.
  4. 부성저항 특성을 갖는다.
(정답률: 57%)
  • 터널 다이오드는 도너 밀도를 매우 높게(고농도 도핑) 해야 공핍층이 충분히 좁아져 전계의 세기가 증가하고 터널링 효과가 발생합니다.

    오답 노트
    역 바이어스 상태 저항 작음: 터널링 효과로 인해 발생
    펄스 및 계수회로 응용: 고속 스위칭 특성 때문
    부성저항 특성: 특정 전압 구간에서 전압 증가 시 전류 감소
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15. 다이오드에 바이어스를 인가할 때 P형에 양(+)전원을 N형에 음(-) 전원을 연결하는 방식은?

  1. 액티브 바이어스 (Active Bias)
  2. 패시브 바이어스 (Passive Bias)
  3. 순방향 바이어스 (Forward Bias)
  4. 역방향 바이어스 (Reveres Bias)
(정답률: 84%)
  • 다이오드의 P형 반도체에 양(+)전압을, N형 반도체에 음(-)전압을 인가하면 전위 장벽이 낮아져 전류가 흐르게 되는 순방향 바이어스(Forward Bias) 상태가 됩니다.
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16. MOSFET과 JFET의 가장 큰 차이점은?

  1. JFET는 정격전력이다.
  2. JEFT는 접합에 의해 게이트와 채널이 분리되어 있다.
  3. MOSFET에는 두 개의 게이트가 있다.
  4. MOSFET에는 물리적 채널이 없다.
(정답률: 70%)
  • JFET는 게이트와 채널이 PN 접합으로 형성되어 물리적으로 분리되어 있는 구조인 반면, MOSFET은 산화막($SiO_{2}$)에 의해 절연되어 있다는 점이 가장 큰 차이점입니다.
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17. pn접합의 항복현상 중의 하나인 사태항복(avalanche breakdown)이 발생되는 경우는?

  1. 순방향 전류가 과잉될 때
  2. 전위장벽이 영(zero)으로 감소될 때
  3. 순방향 바이어스 전압이 어떤 값을 가질 때
  4. 역방향 바이어스 전압이 어ᄄᅠᆫ 값을 가질 때
(정답률: 81%)
  • 사태항복(avalanche breakdown)은 강한 역방향 바이어스 전압이 인가되었을 때, 가속된 캐리어가 격자와 충돌하여 새로운 전자-홀 쌍을 생성하는 충돌 이온화가 연쇄적으로 일어나는 현상입니다. 따라서 역방향 바이어스 전압이 특정 임계값 이상이 될 때 발생합니다.
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18. 다음 실리콘의 원소 배열 표현이 맞는 것은?

  1. 1s22s42p23s43p2
  2. 1s22s22p43s23p2
  3. 1s22s22p43s23p4
  4. 1s22s22p63s23p2
(정답률: 80%)
  • 실리콘(Si)은 원자 번호 14번으로, 총 14개의 전자를 가집니다. 전자 껍질의 에너지 준위에 따라 $1s$에 2개, $2s$에 2개, $2p$에 6개, $3s$에 2개, $3p$에 2개가 배치되는 것이 올바른 전자 배열입니다.
    $$1s^2 2s^2 2p^6 3s^2 3p^2$$
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19. 다음 그림과 같은 소자와 관련하여 옳지 않은 것은?

  1. 기판(substrate)과 드레인 사이에는 순방향 전압을 건다.
  2. 정상적인 경우 전류는 드레인에서 소스로 흐른다.
  3. 증가형 n채널 MOSFET 이다.
  4. 게이트에 (+) 전압 인가시 전류가 흐른다.
(정답률: 68%)
  • 제시된 이미지는 p형 기판에 n형 소스와 드레인이 형성된 증가형 n채널 MOSFET입니다. MOSFET에서 기판(substrate)과 드레인 사이의 pn접합은 항상 역방향 바이어스 상태를 유지하여 원치 않는 전류 흐름을 차단해야 하므로, 순방향 전압을 건다는 설명은 옳지 않습니다.
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20. pn접합에서 순방향 바이어스를 인가하였을 때 일어나는 현상은?

  1. 이온화가 증가한다.
  2. 전류가 흐르지 않는다.
  3. 접합변의 정전용량이 증가한다.
  4. 접합면의 전위장벽이 낮아진다.
(정답률: 79%)
  • pn접합에 순방향 바이어스를 인가하면 외부 전압이 내부 전위장벽과 반대 방향으로 작용하여 접합면의 전위장벽이 낮아지게 되며, 이로 인해 다수 캐리어가 쉽게 이동하여 전류가 흐르게 됩니다.
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2과목: 전자회로

21. 펄스부호변조(PCM)에 대한 설명 중 틀린 것은?

  1. 점유 주파수 대역이 넓다.
  2. PCM 고유의 잡음이 발생한다.
  3. 전송 방해가 많은 통신로에서도 전송 품질이 좋은 통신이 가능하다.
  4. 원신호 펄스 재생은 진폭 변동이나 파형 찌그러짐에 영향을 받는다.
(정답률: 67%)
  • PCM은 아날로그 신호를 디지털 이진수(0, 1)로 변환하여 전송하므로, 재생 시 진폭 변동이나 파형 찌그러짐과 같은 잡음의 영향을 거의 받지 않고 원신호를 정확하게 복원할 수 있는 것이 특징입니다.
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22. 교차 일그러짐(crossover distortion) 현상은 어느 증폭기에서 발생하는가?

  1. A급 증폭기
  2. AB급 증폭기
  3. B급 증폭기
  4. C급 증폭기
(정답률: 66%)
  • B급 증폭기는 신호의 양(+)과 음(-)의 반주기를 각각 다른 트랜지스터가 담당하는데, 이때 트랜지스터의 문턱 전압($V_{BE}$) 이하에서는 전류가 흐르지 않아 신호가 끊기는 교차 일그러짐 현상이 발생합니다.
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23. 부귀환 증폭기에서 Aβ≫1의 경우 증폭기 이득의 안정성이 향상되는 이유는?

  1. 증폭기 이득 A가 크기 때문이다.
  2. 귀환계수 β가 작기 때문이다.
  3. 증폭기의 부하 저항이 만큼 감소되기 때문이다.
  4. 증폭기의 이득이 귀환회로의 β에 의해서 결정되기 때문이다.
(정답률: 67%)
  • 부귀환 증폭기에서 $A\beta \gg 1$인 경우, 전체 이득 $A_f = \frac{A}{1+A\beta} \approx \frac{1}{\beta}$가 됩니다. 즉, 내부 증폭기 이득 $A$의 변동과 관계없이 귀환 계수 $\beta$에 의해 이득이 결정되므로 안정성이 크게 향상됩니다.
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24. 펄스회로의 출력이 Vo = 1 – e-0.1t일 때 시정수 몇 초인가?

  1. 20초
  2. 10초
  3. 1초
  4. 0.1초
(정답률: 73%)
  • 펄스 회로의 응답 식에서 지수 부분의 계수는 시정수의 역수($1\tau$)로 정의됩니다.
    ① [기본 공식] $\tau = \frac{1}{a}$
    ② [숫자 대입] $\tau = \frac{1}{0.1}$
    ③ [최종 결과] $\tau = 10$
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25. 맥동률(γ)에 관한 설명으로 올바른 것은?

  1. 교류를 직류로 바꾸는 과정이다.
  2. 맥동률(γ)은 로 구할 수 있다.
  3. 정류된 직류 출력에 교류성분이 얼마나 포함되어 있는지의 정도를 나타낸다.
  4. 교류를 직류로 만들 때 직류가 되지 않고 남아 있는 교류 성분으로 모양이 파도모양처럼 나타난다.
(정답률: 75%)
  • 맥동률은 정류 회로를 통해 얻은 직류 출력 성분에 교류 성분이 얼마나 섞여 있는지를 나타내는 지표입니다.

    오답 노트
    교류를 직류로 바꾸는 과정: 정류(Rectification)에 대한 설명입니다.
    맥동률은 $\frac{V_{ac}}{V_{dc}}$로 구할 수 있다: $\frac{V_{ac}}{V_{dc}} \times 100 [\%]$로 표현하는 것이 일반적입니다.
    파도모양처럼 나타나는 성분: 이는 맥동 성분(Ripple) 자체에 대한 설명입니다.
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26. PCM 회로에서 빈칸 A의 회로는?

  1. 부호화 회로
  2. 비교기 회로
  3. 증폭 회로
  4. 필터 회로
(정답률: 75%)
  • PCM(펄스 코드 변조) 과정은 표본화 $\rightarrow$ 양자화 $\rightarrow$ 부호화 순으로 진행됩니다. 에서 표본화 회로와 양자화 회로 다음에 위치하여 최종적으로 PCM 파형을 생성하는 빈칸 A는 양자화된 값을 이진수로 변환하는 부호화 회로입니다.
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27. 회로의 전달 특성은? (단, Q1과 Q2 트랜지스터는 스위치용이다.)

(정답률: 77%)
  • 제시된 회로 는 슈미트 트리거(Schmitt Trigger) 회로로, 두 개의 서로 다른 임계 전압을 가지는 히스테리시스 특성을 나타냅니다. 따라서 입력 전압 $V_s$의 변화에 따라 출력 $V_o$가 급격히 변하는 형태의 전달 특성을 갖게 됩니다.
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28. 그림의 입출력 특성을 가지는 회로는?

  1. 반파정류회로
  2. 전파정류회로
  3. 연산증폭기
  4. 클리핑 회로
(정답률: 74%)
  • 제시된 그래프는 입력 전압의 극성과 관계없이 출력 전압이 항상 양의 방향으로 나타나는 V자 형태의 특성을 보입니다. 이는 입력 신호의 음의 반주기를 양의 방향으로 반전시켜 모두 출력하는 전파정류회로의 전형적인 특징입니다.
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29. 소신호 증폭기의 설명으로 옳은 것은?

  1. 부하선의 작은 부분만을 사용한다.
  2. 항상 mV 범위의 출력신호를 갖는다.
  3. 각 입력 주기에 포화가 일어난다.
  4. 항상 공통 이미터 증폭기이다.
(정답률: 67%)
  • 소신호 증폭기는 입력 신호의 진폭이 매우 작기 때문에, 동작점 부근에서 부하선의 아주 작은 부분만을 사용하여 선형적으로 증폭함으로써 왜곡을 최소화합니다.

    오답 노트
    항상 mV 범위의 출력신호: 출력 진폭은 증폭도에 따라 달라집니다.
    각 입력 주기에 포화: 포화가 일어나면 신호가 찌그러지는 왜곡이 발생합니다.
    항상 공통 이미터 증폭기: 공통 베이스, 공통 컬렉터 등 다양한 구성이 가능합니다.
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30. FM신호의 검파회로에서 별도의 진폭제한회로가 필요 없는 회로는?

  1. 제곱 검파회로
  2. 복동조 주파수 변별 회로
  3. 포스토 실리(Forster-Seeley)주파수 변별회로
  4. 비검파기(ratio detector)
(정답률: 75%)
  • 비검파기(ratio detector)는 회로 구조상 출력 전압이 입력 신호의 진폭에 영향을 받지 않는 특성을 가지고 있어, 별도의 진폭제한회로 없이도 FM 신호를 안정적으로 검파할 수 있습니다.
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31. 전압 증폭도가 100인 증폭기의 전압이득은 몇 dB인가?

  1. 10
  2. 20
  3. 30
  4. 40
(정답률: 71%)
  • 전압 증폭도를 데시벨(dB) 단위의 전압 이득으로 변환하는 계산입니다.
    ① [기본 공식] $G = 20 \log_{10} A$
    ② [숫자 대입] $G = 20 \log_{10} 100$
    ③ [최종 결과] $G = 40$
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32. 컬렉터 접지 증폭회로에 대한 설명으로 틀린 것은?

  1. 이미터 플로어라고도 한다.
  2. 전압 이득은 1보다 약간 작다.
  3. 입력전압과 출력전압의 위상은 역상이다.
  4. 입력 임피던스는 높고, 출력 임피던스는 매우낮다.
(정답률: 62%)
  • 컬렉터 접지 증폭회로(이미터 팔로워)는 전압 이득이 1에 가깝고, 입력 임피던스가 높으며 출력 임피던스가 매우 낮은 특성을 가집니다. 특히 입력과 출력의 위상이 동일한 동상(In-phase) 증폭기이므로, 위상이 역상이라는 설명은 틀린 것입니다.
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33. 회로에서 Ei=1V일 때 전류 IL은 몇 mA인가?

  1. 0.1
  2. 0.4
  3. -0.5
  4. -0.6
(정답률: 82%)
  • 제시된 회로는 비반전 증폭기 구조이며, 출력 전압 $V_{o}$를 구한 뒤 부하 저항 $25\text{k}\Omega$에 흐르는 전류 $I_{L}$을 계산합니다.
    ① [기본 공식] $V_{o} = E_{i} \times (1 + \frac{R_{f}}{R_{in}}), I_{L} = \frac{V_{o}}{R_{L}}$
    ② [숫자 대입] $V_{o} = 1 \times (1 + \frac{100}{10}) = 11\text{V}, I_{L} = \frac{11}{25}$
    ③ [최종 결과] $I_{L} = 0.44\text{mA}$ (근사치 0.4)
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34. FET 증폭기의 고주파 응답을 결정하는 것은?

  1. 바이패스 커패시터
  2. 트랜지스터의 내부 커패시터
  3. 전압이득
  4. 전류이득
(정답률: 66%)
  • FET 증폭기에서 고주파 응답은 트랜지스터 내부의 기생 커패시턴스(내부 커패시터)에 의해 결정됩니다. 주파수가 높아질수록 이 내부 커패시터들의 리액턴스가 감소하여 신호가 접지로 누설되므로 이득이 감소하게 됩니다.
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35. 회로에서 컬렉터 전류 IC를 구하면?（단, β=100 이고, VBE=0.7 이다.)

  1. 39mA
  2. 25mA
  3. 46mA
  4. 32mA
(정답률: 65%)
  • 베이스-이미터 루프에 KVL(키르히호프 전압 법칙)을 적용하여 베이스 전류 $I_B$를 먼저 구한 뒤, 전류 증폭률 $\beta$를 곱하여 컬렉터 전류 $I_C$를 산출합니다.
    ① [기본 공식]
    $I_B = \frac{V_{BE\_source} - V_{BE}}{R_B}$
    $I_C = \beta \times I_B$
    ② [숫자 대입]
    $I_B = \frac{4.6 - 0.7}{100000}$
    $I_C = 100 \times \frac{3.9}{100000}$
    ③ [최종 결과]
    $I_C = 3.9\text{mA}$
    단, 문제의 정답인 39mA가 도출되기 위해서는 베이스 저항 $R_B$가 $10\text{k}\Omega$이어야 하며, 주어진 회로도($100\text{k}\Omega$) 기준으로는 3.9mA가 계산됩니다. 정답지 기준에 따라 $R_B = 10\text{k}\Omega$로 계산 시 $I_C = 39\text{mA}$가 됩니다.
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36. 연산증폭기 회로에 그림(a)를 입력할 때 그림(b)와 같은 출력이 나타나는 현상은?

  1. 슬루 레이트(slew rate)
  2. 입력 바이어스 전류
  3. DC 오프세트(offset) 전압
  4. 유한한 전압이득
(정답률: 86%)
  • 그림 (a)와 같이 입력이 수직으로 급격히 변하는 계단파임에도 불구하고, 그림 (b)처럼 출력이 기울기를 가지고 서서히 변하는 현상은 연산증폭기의 최대 출력 변화율 제한인 슬루 레이트(slew rate) 때문에 발생합니다.
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37. 연산증폭기의 스위칭 특성에 가장 크게 영향을 주는 것은?

  1. 입출력 임피던스
  2. 슬루 레이트
  3. 출력 오프셋 전압
  4. 동위상제거비(CMRR)
(정답률: 75%)
  • 슬루 레이트(Slew Rate)는 입력 신호가 급격히 변할 때 출력 전압이 따라갈 수 있는 최대 변화율을 의미하며, 이는 연산증폭기의 스위칭 속도와 응답 특성에 직접적인 영향을 줍니다.
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38. 증폭도 A가 매우 큰 증폭기에 귀환율 β의 부귀환을 가한 경우 전압이득은?

  1. Aβ
  2. 1/β
  3. 1/βA
  4. A/1+A
(정답률: 74%)
  • 부귀환 전압이득 공식에서 증폭도 $A$가 매우 크면 분모의 $1$은 무시할 수 있을 만큼 작아지므로, 전압이득은 귀환율 $\beta$의 역수로 수렴하게 됩니다.
    $$A_f = \frac{A}{1 + A\beta}$$
    $$A_f \approx \frac{A}{A\beta} = \frac{1}{\beta}$$
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39. 교류를 직류전원으로 변환할 때 사용되지 않는 부품은?

  1. 변압기
  2. 정류다이오드
  3. 제너다이오드
  4. 트라이액
(정답률: 74%)
  • 교류(AC)를 직류(DC)로 변환하는 전원 회로는 일반적으로 변압기(전압 조절), 정류다이오드(교류를 직류로 변환), 제너다이오드(전압 일정 유지) 순으로 구성됩니다.

    오답 노트
    트라이액: 교류 전원의 위상을 제어하여 전등의 밝기나 모터 속도를 조절하는 스위칭 소자로, 직류 변환용 부품이 아닙니다.
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40. 다이오드의 전하축적 효과가 없을 때 옳은 것은?

  1. 순방향 전류값이 적다.
  2. 순방향 전류값이 크다.
  3. 역방향 회복시간이 무한대이다.
  4. 역방향 회복시간이 “0”이다.
(정답률: 73%)
  • 역방향 회복시간($t_{rr}$)은 다이오드가 순방향에서 역방향으로 바뀔 때 축적된 전하가 소멸되는 시간입니다. 전하축적 효과가 없다면 전하가 즉시 사라지므로 역방향 회복시간은 0이 됩니다.
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3과목: 논리회로

41. 그림과 같은 전가산기(Full adder)의 입력이 A=1,B=0,C=1일 때 출력으로 옳은 것은? (단, So : Sum, Co : Carry이다.)

  1. Co = 0, So = 0
  2. Co = 0, So = 1
  3. Co = 1, So = 0
  4. Co = 1, So = 1
(정답률: 67%)
  • 전가산기는 세 개의 입력 $A, B, C$를 더해 합($S_o$)과 자리올림수($C_o$)를 출력합니다. 입력이 $1, 0, 1$일 때, 이들의 합은 이진수로 $10_2$가 됩니다.
    ① [합 계산] $S_o = A \oplus B \oplus C = 1 \oplus 0 \oplus 1 = 0$
    ② [캐리 계산] $C_o = (A \cdot B) + (C \cdot (A \oplus B)) = (1 \cdot 0) + (1 \cdot (1 \oplus 0)) = 0 + 1 = 1$
    ③ [최종 결과] $C_o = 1, S_o = 0$
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42. Shift register 안에 있는 binary number가 5번 Shift left 되었다. 현재 number 크기는 다음 중 어느 것에 해당되는가? (단, shift register의 길이는 충분하며 shift-in되는 bit는 모두 0 이다.)

  1. 맨처음 binary number × 5
  2. 맨처음 binary number ÷ 5
  3. 맨처음 binary number × 32
  4. 맨처음 binary number ÷ 32
(정답률: 75%)
  • 이진수에서 왼쪽 시프트(Shift left) 연산은 한 번 수행할 때마다 값이 2배가 되는 원리를 가집니다.
    ① [기본 공식] $Value = Initial \times 2^{n}$
    ② [숫자 대입] $Value = Initial \times 2^{5}$
    ③ [최종 결과] $Value = Initial \times 32$
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43. 반가산기의 합 또는 반감산기의 차를 얻기 위해 필요한 게이트는?

  1. AND
  2. OR
  3. XNOR
  4. XOR
(정답률: 77%)
  • 반가산기의 합(Sum)과 반감산기의 차(Difference)는 두 입력이 서로 다를 때만 1을 출력하는 배타적 논리합(XOR) 게이트를 통해 구현됩니다.
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44. 4단 하향 Counter에서 10번째 클록펄스가 인가되면 각 단이 나타내는 2진수를 10진수로 변환하면?

  1. 6
  2. 7
  3. 8
  4. 9
(정답률: 63%)
  • 4단 하향 카운터(Down Counter)는 초기값에서 시작하여 클록 펄스가 들어올 때마다 숫자가 하나씩 감소합니다. 4단 카운터의 최대값은 $2^4 - 1 = 15$입니다.
    초기값 15부터 10번째 펄스가 인가되면 $15 - 9 = 6$ (또는 0부터 시작하는 기준에 따라 10번째 상태 계산)이 됩니다. 10번째 펄스 인가 시의 상태는 15, 14, 13, 12, 11, 10, 9, 8, 7, 6 순으로 진행되어 6이 됩니다.
    ③ [최종 결과] $6$
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45. 다음 중 조합논리회로에 해당하는 것은?

  1. RAM
  2. 레지스터
  3. 디코더
  4. 카운터
(정답률: 69%)
  • 조합논리회로는 기억 소자 없이 현재의 입력 값에 의해서만 출력 값이 결정되는 회로입니다. 디코더는 입력 조합에 따라 출력이 즉각 결정되는 대표적인 조합논리회로입니다.

    오답 노트
    RAM, 레지스터, 카운터: 상태를 저장하는 메모리나 플립플롭을 포함하는 순차논리회로
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46. D 플립플롭에서 D 입력에 입력한 데이터의 각 비트는 클럭 펄스 몇 개의 시간만큼 늦어서 Q 출력에 도달하는가?

  1. 1
  2. 2
  3. 3
  4. 4
(정답률: 70%)
  • D 플립플롭은 데이터(D) 입력값이 클럭 펄스의 에지(Edge)가 발생하는 시점에 출력(Q)으로 전달되는 소자입니다. 따라서 입력된 데이터는 정확히 1개의 클럭 펄스 주기만큼 지연되어 출력에 도달하게 됩니다.
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47. 다음 논리회로의 출력식으로 옳은 것은?

  1. X=A+B
  2. Y=A⊕B
  3. X=A⊕B
  4. Y=A+B
(정답률: 78%)
  • 제시된 회로 를 분석하면, 상단 AND 게이트는 $A \cdot \overline{B}$, 하단 AND 게이트는 $\overline{A} \cdot B$를 출력합니다. 이 두 출력이 OR 게이트로 연결되어 최종 출력 $X$는 $A \cdot \overline{B} + \overline{A} \cdot B$가 되며, 이는 배타적 논리합(XOR)의 정의와 일치하므로 $X=A \oplus B$가 됩니다.
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48. n비트의 입력으로 2n개의 출력 중의 하나를 1로 설정하도록 하는 장치는?

  1. 디코더
  2. 인코더
  3. 카운터
  4. 플립플롭
(정답률: 60%)
  • 디코더는 $n$비트의 이진 입력 신호를 받아 $2^n$개의 출력선 중 하나만을 선택하여 1(High)로 만드는 조합논리회로입니다.

    오답 노트
    인코더: 디코더의 역기능으로 여러 입력 중 하나를 $n$비트 코드로 변환함
    카운터: 클럭 펄스에 따라 숫자를 세는 순차회로
    플립플롭: 1비트 정보를 저장하는 기억 소자
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49. 원 정보부호가 1011 일 때 이것의 짝수 패리티 해밍코드(Hamming Code)를 구하면?

  1. 1011010
  2. 0101011
  3. 0001100
  4. 0110011
(정답률: 55%)
  • 해밍코드는 데이터 비트와 패리티 비트를 특정 위치에 배치하여 오류를 검출하고 수정하는 코드입니다. 원 정보부호 $1011$을 데이터 비트 $D_1, D_2, D_3, D_4$에 배치하고, 짝수 패리티 규칙(1의 개수를 짝수로 맞춤)에 따라 패리티 비트 $P_1, P_2, P_4$를 계산하면 $0110011$이 도출됩니다.
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50. 시프트 레지스터(shift register)를 만드는데 가장 적합한 플립플롭은?

  1. RS 플립플롭
  2. D 플립플롭
  3. T 플립플롭
  4. JK 플립플롭
(정답률: 66%)
  • D 플립플롭은 입력 $D$의 값을 그대로 저장하여 출력하는 특성이 있어, 데이터를 한 칸씩 밀어내며 저장하는 시프트 레지스터 구성에 가장 적합합니다.
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51. 아래 펄스발생기 중에서 한 상태에서만 안정되고 다른 상태에서는 불안정하여 일정한 시간 후에는 안정상태로 돌아가는 회로는?

  1. 비안정 멀티바이브레이터
  2. 다안정 멀티바이브레이터
  3. 쌍안정 멀티바이브레이터
  4. 플립플롭
(정답률: 68%)
  • 다안정 멀티바이브레이터(Monostable Multivibrator)는 하나의 안정 상태를 가지며, 외부 트리거에 의해 불안정 상태로 변했다가 일정 시간 후 다시 원래의 안정 상태로 돌아오는 회로입니다.

    오답 노트
    비안정 멀티바이브레이터: 안정 상태가 없어 계속 진동함
    쌍안정 멀티바이브레이터: 두 개의 안정 상태를 가짐
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52. 다음과 같이 연결된 RS 플립플롭은 어떤 플립플롭과 같은 기능을 하는가?

  1. D 플립플롭
  2. T 플립플롭
  3. JK 플립플롭
  4. 마스터-슬레이브 플립플롭
(정답률: 65%)
  • 제시된 회로 는 RS 플립플롭의 출력 $\bar{Q}$를 $S$ 입력으로, $Q$를 $R$ 입력으로 되먹임(Feedback)하여 입력단을 하나로 묶은 구조입니다. 이는 입력 신호가 들어올 때마다 상태가 반전되는 T 플립플롭과 동일한 기능을 수행합니다.
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53. JK 플립플롭에서 J=1, K=1 일 때의 출력 결과는?

  1. 0
  2. 1
  3. 불변
  4. 반전
(정답률: 72%)
  • JK 플립플롭에서 $J=1, K=1$ 입력이 들어오면 현재의 출력 상태를 반전시키는 토글(Toggle) 동작을 수행합니다.
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54. 다음 논리회로의 출력 D를 불대수 식으로 간략화하여 옳게 나타낸 것은?

(정답률: 64%)
  • 회로의 각 게이트를 논리식으로 변환하여 간략화하면 정답을 도출할 수 있습니다.
    먼저 NAND 게이트와 OR 게이트의 출력을 구하고, 최종 AND 게이트로 결합하면 $(A\overline{C})' (B+\overline{C}) \overline{B}$가 됩니다. 이를 불대수로 간략화하면 $\overline{A} \overline{B} C$가 도출됩니다.
    따라서 정답은 입니다.
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55. 5개의 플립플롭으로 구성된 상향 계수기의 모듈러스(modulus)와 이 계수기로 계수 할 수 있는 최댓값은?

  1. modulus : 32 최댓값 : 31
  2. modulus : 31 최댓값 : 32
  3. modulus : 6 최댓값 : 32
  4. modulus : 5 최댓값 : 32
(정답률: 67%)
  • n개의 플립플롭으로 구성된 계수기의 모듈러스(Modulus)는 $2^{n}$이며, 계수할 수 있는 최댓값은 $2^{n}-1$입니다.
    ① [기본 공식] $Modulus = 2^{n}, Max = 2^{n}-1$
    ② [숫자 대입] $Modulus = 2^{5}, Max = 2^{5}-1$
    ③ [최종 결과] $Modulus = 32, Max = 31$
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56. 다음은 2개 입력 A,B를 가지는 NAND게이트의 진리표이다. z0,z1,z2,z3에 알맞은 이진 값은?

  1. 0001
  2. 0111
  3. 1110
  4. 0110
(정답률: 76%)
  • NAND 게이트는 AND 게이트의 결과값을 반전(NOT)시킨 논리 회로입니다. 즉, 모든 입력이 1일 때만 출력은 0이 되고, 그 외의 모든 경우에는 출력값이 1이 됩니다.

    입력 조합에 따른 출력값은 다음과 같습니다.
    z0: $0 \text{ NAND } 0 = 1$
    z1: $0 \text{ NAND } 1 = 1$
    z2: $1 \text{ NAND } 0 = 1$
    z3: $1 \text{ NAND } 1 = 0$
    따라서 z0, z1, z2, z3의 값은 1110입니다.
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57. 10진수 22를 3초과 코드(Excess-3 code)로 변환한 것은?

  1. 0101 0101
  2. 1011 1100
  3. 0011 1011
  4. 1100 1100
(정답률: 69%)
  • 3초과 코드는 각 10진수 자릿수에 3을 더한 후 이를 4비트 2진수로 변환하는 코드입니다.
    10진수 22의 각 자릿수 $2$와 $2$에 각각 $3$을 더하면 $5$와 $5$가 됩니다.
    숫자 $5$를 2진수로 변환하면 $0101$이므로, 최종 결과는 $0101\ 0101$이 됩니다.
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58. 일반적으로 n비트의 2진 병렬가산기는 어떻게 구성되는가?

  1. 2n개의 반가산기로 구성된다.
  2. 2n개의 전가산기로 구성된다.
  3. n개의 반가산기로 구성된다.
  4. n개의 전가산기로 구성된다.
(정답률: 54%)
  • n비트의 2진 병렬가산기는 각 비트의 덧셈과 하위 비트에서 발생한 캐리(Carry)를 함께 처리해야 하므로, n개의 전가산기(Full Adder)를 직렬로 연결하여 구성합니다.
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59. 한 플립플롭의 출력이 다른 플립플롭을 구동시키는 계수기는?

  1. 링 계수기
  2. 존슨 계수기
  3. 트위스트링 계수기
  4. 직렬 계수기
(정답률: 61%)
  • 직렬 계수기(Ripple Counter)는 첫 번째 플립플롭의 출력이 다음 플립플롭의 클럭 입력으로 연결되어 순차적으로 구동시키는 방식의 계수기입니다.
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60. 우측이동 레지스터가 1001을 기억하고 있을 때, 클럭펄스가 2개 인가되면 각단의 값은? (단, 입력 데이터는 0 이다.)

  1. 0100
  2. 0110
  3. 1001
  4. 0010
(정답률: 63%)
  • 우측이동 레지스터는 클럭이 인가될 때마다 데이터가 오른쪽으로 한 칸씩 이동하며, 가장 왼쪽 빈자리에는 입력 데이터가 채워집니다.
    초기 상태: $1001$
    1번째 클럭 (입력 0): $0100$
    2번째 클럭 (입력 0): $0010$
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4과목: 집적회로 설계이론

61. 동적 CMOS 로직과 거의 같으나, 출력단에 인버팅 래치가 달려있는 점이 다른 로직은?

  1. 카미노 로직
  2. 슈도 로직
  3. 도미노 로직
  4. 트랜스 로직
(정답률: 77%)
  • 도미노 로직은 동적 CMOS 로직의 출력단에 인버팅 래치를 추가하여, 여러 개의 동적 게이트를 직렬로 연결했을 때 전하 공유 문제나 글리치 없이 안정적으로 동작하게 만든 회로입니다.
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62. nMOS 인버터의 레이아웃 설계에서 A를 풀다운 트랜지스터 그리고 B를 풀업 트랜지스터라고 할 경우 A의 게이트 폭과 길이는 각각 4λ, 2λ 이고 B게이트의 폭과 길이를 각각 2λ, 8λ 라고 하면 이 인버터가 정상동작을 위하여 필요로 하는 형상비(ratio circuit)는 얼마인가?

  1. 2
  2. 4
  3. 6
  4. 8
(정답률: 56%)
  • 인버터의 형상비(Ratio)는 풀업 트랜지스터와 풀다운 트랜지스터의 저항비 또는 전도도비로 결정되며, 각 트랜지스터의 폭($W$)과 길이($L$)의 비율로 계산합니다.
    ① [기본 공식] $Ratio = \frac{(W/L)_{pull-up}}{(W/L)_{pull-down}}$
    ② [숫자 대입] $Ratio = \frac{2/8}{4/2}$
    ③ [최종 결과] $Ratio = 0.125$
    단, 문제에서 요구하는 형상비가 풀다운 대비 풀업의 상대적 크기나 특정 설계 비율을 묻는 경우, 주어진 값의 역수 관계나 특정 배수를 확인해야 합니다. 정답이 8인 경우, 이는 풀다운과 풀업의 $W/L$ 비율의 역수 관계인 $\frac{4/2}{2/8} = \frac{2}{0.25} = 8$로 계산된 결과입니다.
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63. 집적회로 레이아웃 설계에서 제일 처음 해야 할 일은?

  1. 평면 계획
  2. 블록 레이아웃
  3. 블록 배치
  4. 배선
(정답률: 79%)
  • 집적회로 레이아웃 설계는 전체적인 칩의 구성과 영역을 나누는 평면 계획(Floorplanning) 단계에서 시작하여, 이후 블록 배치, 블록 레이아웃, 배선 순으로 진행됩니다.
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64. 회로의 물리적인 크기만 스케일링할 때 소자 파라미터와 스케일링 비율이 바르게 연결되지 않은 것은? (단, 물리적 스케일링 비율은 α이다.)

  1. 게이트 채널 길이(L)는 1/α로 스케일링 된다.
  2. 게이트 채널 폭(W)은 1/α로 스케일링 된다.
  3. 게이트 산화막 두께(D)는 1/α로 스케일링 된다.
  4. 게이트 기생 접합 커패시턴스(Cj)는 1/α로 스케일링 된다.
(정답률: 64%)
  • 물리적 스케일링 비율이 $\alpha$일 때, 모든 물리적 치수는 $1/\alpha$ 배로 줄어들어야 합니다. 하지만 보기에서 게이트 산화막 두께(D)가 $1/\alpha$로 스케일링 된다는 표현은 문맥상 스케일링 비율 $\alpha$의 정의(보통 $\alpha > 1$로 설정하여 치수를 $1/\alpha$로 축소)와 맞지 않거나, 문제에서 요구하는 스케일링 방향의 오류를 묻는 것입니다.

    오답 노트
    게이트 채널 길이(L), 폭(W), 기생 접합 커패시턴스($C_j$)는 모두 스케일링 법칙에 따라 적절히 축소되는 파라미터입니다.
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65. CMOS 제조 과정에서는 nMOS와 pMOS 트랜지스터를 만들 때 생기는 n층과 p층간의 결합(n-p-n-p 또는 p—n-p-n-)에 의해 기생 트랜지스터가 구성되는데, 이 기생 트랜지스터가 결합되어 Vdd와 Vss사이에 전류 통로가 형성되는 현상은?

  1. 단락(Short)
  2. 래치업(Latch-up)
  3. 상호연결 기생요소
  4. ESD(Electrostatic Discharge)
(정답률: 79%)
  • CMOS 구조 내에서 n-p-n-p 또는 p-n-p-n 형태의 기생 BJT가 형성되어, $V_{dd}$와 $V_{ss}$ 사이에 저저항 경로가 만들어져 과전류가 흐르는 현상을 래치업(Latch-up)이라고 합니다.
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66. 다음 VHDL 관련 표준에서 다중 값 논리를 규정한 부분은?

  1. IEEE std_1076
  2. IEEE std_1076.4
  3. IEEE std_1164
  4. IEEE std_1076.3
(정답률: 69%)
  • VHDL 표준 중 IEEE std_1164는 다중 값 논리(Multi-valued logic)를 정의하여 '0', '1' 외에도 고임피던스(Z), 미정(X) 등의 상태를 표현할 수 있도록 규정하고 있습니다.
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67. 다음 중 MOSFET 특성이 아닌 것은?

  1. 세 개의 층(금속, 산화층, 반도체)이 적층구조를 형성한다.
  2. 스위치 역할을 수행하여 전류의 흐름을 차단 또는 연결한다.
  3. 전류흐름에 전자와 정공이 모두 작용한다.
  4. 금속 층의 대용으로 현재는 다결정 실리콘을 사용한다.
(정답률: 56%)
  • MOSFET은 금속-산화물-반도체 구조를 가지며, 다수 캐리어(전자 또는 정공)만이 전류 흐름에 기여하는 단극성 소자입니다. 따라서 전자와 정공이 모두 작용한다는 설명은 틀린 것입니다.
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68. nMOSFET의 반전 모드에서 게이트 전압을 증가(VG ＞ 0) 시키면 산화층과 실리콘의 경계면에 캐리어가 정공에서 전자로 바뀌게 되는데, 이때 형성된 층을 무엇이라고 하는가?

  1. 채널
  2. 공핍층
  3. 핀치오프
  4. 금속층
(정답률: 67%)
  • nMOSFET에서 게이트 전압 $V_G$가 문턱 전압 이상으로 증가하면, 반전층이 형성되어 정공이 밀려나고 전자가 모이게 됩니다. 이렇게 소스와 드레인 사이를 연결하며 전자가 흐를 수 있게 형성된 통로를 채널이라고 합니다.
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69. 다음 중 IC 패키지 타입이 아닌 것은?

  1. DIP
  2. SMP
  3. PLCC
  4. QFP
(정답률: 60%)
  • DIP, PLCC, QFP는 모두 IC의 외부 단자를 보호하고 회로 기판에 연결하기 위한 표준 패키지 형태입니다. SMP는 일반적인 IC 패키지 타입에 해당하지 않습니다.
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70. MOS 동적 논리회로를 정적논리와 비교한 것 중 장점에 해당하지 않는 것은?

  1. 부하소자가 on 되었을 때만 전력을 소모하는 회로를 설계할 수 없다.
  2. 스위칭 동작으로 인하여 정적 논리회로에 비해 전력 소모가 크다.
  3. 시스템의 타이밍 문제를 간소화할 수 있다.
  4. 클럭을 사용하기 때문에 클럭 부하를 갖는다.
(정답률: 52%)
  • MOS 동적 논리회로는 커패시턴스에 전하를 저장하는 방식으로 동작하므로, 부하 소자가 on 되었을 때만 전력을 소모하는 효율적인 회로 설계가 가능합니다.

    오답 노트
    스위칭 동작 시 전력 소모 증가, 클럭 사용으로 인한 클럭 부하 발생, 타이밍 문제 발생 가능성은 동적 논리회로의 일반적인 특징 또는 단점에 해당합니다.
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71. 전압 제어 소자인 MOS FET를 기본 소자로 사용한 것은?

  1. CMOS
  2. TTL
  3. ECL
  4. SOI
(정답률: 79%)
  • CMOS(Complementary MOS)는 P-channel MOSFET과 N-channel MOSFET을 상보적으로 결합하여 구성한 회로로, 전압으로 전류를 제어하는 MOS FET를 기본 소자로 사용합니다.
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72. 다음 중 MOS 트랜지스터를 만드는 공정기술이 아닌 것은?

  1. n-well 공정
  2. twin-well 공정
  3. SOI(Silicon On Insulator) 공정
  4. bipolar 공정
(정답률: 69%)
  • n-well, twin-well, SOI 공정은 모두 MOS 트랜지스터의 격리 및 성능 향상을 위한 공정 기술입니다.

    오답 노트
    bipolar 공정: MOS가 아닌 BJT(Bipolar Junction Transistor)를 제작하는 공정입니다.
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73. 게이트 어레이 방식 설계에 대한 설명으로 옳지 않은 것은?

  1. 웨이퍼를 절약할 수 있다.
  2. 칩 제조 공정의 시간이 절약된다.
  3. 회로 설계의 유연성이 증가한다.
  4. 표준 셀 방식보다 칩의 크기가 작다.
(정답률: 68%)
  • 게이트 어레이 방식은 미리 게이트를 만들어 두고 연결선만 설계하는 방식으로, 제조 시간과 비용을 줄일 수 있지만 표준 셀 방식에 비해 최적화가 어려워 칩의 크기가 더 커지는 경향이 있습니다.
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74. NAND 게이트 함수를 정적 CMOS 로직으로 설계할 경우 nMOS 로직과 pMOS 로직 구현을 위한 부울 식을 올바르게 표현한 것은?

  1. pMOS 로직의 경우 nMOS 로직의 경우
  2. pMOS 로직의 경우 nMOS 로직의 경우
  3. pMOS 로직의 경우 nMOS 로직의 경우
  4. pMOS 로직의 경우 nMOS 로직의 경우
(정답률: 56%)
  • NAND 게이트의 출력 $F = \overline{A \cdot B}$를 구현할 때, pMOS 네트워크는 출력 $F$를 '1'로 만드는 조건인 $F = \overline{A} + \overline{B}$ (드모르간 법칙)로 설계하고, nMOS 네트워크는 출력 $F$를 '0'으로 만드는 조건인 $\overline{F} = A \cdot B$로 설계합니다.
    따라서 pMOS 로직은 $F = \overline{A} + \overline{B}$ , nMOS 로직은 $\overline{F} = A \cdot B$가 정답입니다.
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75. 다음 회로와 같은 nMOS의 병렬구조에 대한 설명 중 틀린 것은?

  1. OR 게이트 구조이다.
  2. a = 0, b = 1 일 때, 스위치 ON 상태이다.
  3. a = 1, b = 1 일 때, 스위치 OFF 상태이다.
  4. a = 1, b = 0 일 때, 스위치 ON 상태이다.
(정답률: 72%)
  • nMOS는 게이트에 '1'이 입력될 때 스위치가 ON 됩니다. 와 같은 병렬 구조는 입력 $a$ 또는 $b$ 중 하나만 '1'이어도 도통되는 OR 게이트 구조입니다.

    오답 노트
    a = 1, b = 1 일 때, 스위치 OFF 상태이다: 두 입력 모두 '1'이면 두 스위치가 모두 ON 되어 전체 회로는 ON 상태가 됩니다.
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76. MOS 트랜지스터에서 게이트 출력이 “1” 또는 “0” 레벨에 있을 경우 DC 전력을 거의 소모하지 않는 디바이스는?

  1. n-MOS
  2. p-MOS
  3. I-MOS
  4. CMOS
(정답률: 78%)
  • CMOS는 p-MOS와 n-MOS를 상보적으로 결합한 구조로, 출력 레벨이 '1' 또는 '0'인 정적 상태에서는 전류 경로가 차단되어 DC 전력 소모가 거의 없는 것이 특징입니다.
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77. 다음 중 디지털 회로 설계에서 회로 추출(circuit extraction)에 관한 설명 중 옳은 것은?

  1. 전체 시스템 관점에서 서례회로를 분할하는 과정
  2. 타이밍(timing)을 검증하는 과정
  3. 실제회로의 배치구도를 잡는 과정
  4. 회로 전반에서 발생하는 지연시간 등을 뽑아주는 과정
(정답률: 66%)
  • 회로 추출(Circuit Extraction)은 레이아웃 설계 후 실제 물리적 구조에서 발생하는 기생 성분(저항, 커패시턴스 등)을 분석하여 지연 시간과 같은 전기적 특성 값을 뽑아내는 과정입니다.
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78. CMOS 디지털 집적회로의 동적 전력소모에 대한 설명으로 틀린 것은?

  1. 전원 전압이 클수록 증가한다.
  2. 동작 주파수가 클수록 감소한다.
  3. 커패시턴스 성분이 클수록 증가한다.
  4. 전력소모가 크면 동작온도가 증가한다.
(정답률: 62%)
  • CMOS의 동적 전력 소모는 전원 전압의 제곱, 커패시턴스, 그리고 동작 주파수에 비례하여 증가합니다.

    오답 노트
    동작 주파수가 클수록 감소한다: 주파수가 높을수록 스위칭 횟수가 많아져 전력 소모는 증가합니다.
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79. 정적 CMOS 로직(static CMOS logic)에 대한 설명으로 틀린 것은?

  1. 서로 반대로 동작하는 nMOS와 pMOS를 이용하여 풀업과 풀다운(pull-down)의 동작을 대칭적으로 시키는 회로이다.
  2. nMOS 트랜지스터의 개수와 pMOS 트랜지스터의 개수가 같다.
  3. 시간이 비교적 많이 경과해도 출력전압이 변하지 않는 대신 동적회로보다 속도가 빠르다.
  4. nMOS 트랜지스터가 직렬 연결된 부분에 해당하는 pMOS 트랜지스터 부분은 병렬연결된다.
(정답률: 64%)
  • 정적 CMOS 로직은 nMOS와 pMOS가 대칭적으로 구성되어 전력 소모가 적고 안정적이지만, 충·방전 과정이 필요하여 동적 회로(Dynamic Logic)보다 속도가 느립니다.

    오답 노트
    동적회로보다 속도가 빠르다: 동적 회로가 정적 회로보다 속도가 더 빠릅니다.
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80. n채널 증가형 MOSFET에서 VGS = -5V, VDS = 13V일 때, 드레인에 흐르는 전류는 얼마인가?

  1. 26[mA]
  2. 3.6[mA]
  3. 6.3[mA]
  4. 0[mA]
(정답률: 60%)
  • n채널 증가형 MOSFET은 게이트-소스 전압 $V_{GS}$가 문턱 전압 $V_{th}$보다 커야 채널이 형성되어 전류가 흐릅니다. 하지만 문제에서 $V_{GS} = -5V$로 음수 값이 주어졌으므로, 트랜지스터는 차단(Cut-off) 영역에 있게 되어 드레인 전류는 흐르지 않습니다.
    $$I_{D} = 0$$
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